FPGA应用技术：时序仿真与功能仿真（第3版）

在编程下载前必须利用EDA工具对适配生成的结果进行模拟测试，即仿真。仿真是让计算机根据一定的算法利用一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。仿真是EDA设计过程中的重要步骤。这一步骤通常由PLD公司的EDA开发工具直接提供（也可选用第三方专业仿真工具），它可完成不同级别的仿真测试。

（1）行为仿真，是将VHDL设计源程序直接送到VHDL仿真器中所进行的仿真。该仿真仅根据VHDL的语义进行，与具体电路没有关系。

（2）功能仿真，指在一个设计中，在设计实现前验证所创建的逻辑、功能是否正确的过程。布局布线以前的仿真都称作功能仿真，包括综合前仿真（Pre-Synthesis Simulation）和综合后仿真（Post-Synthesis Simulation）。综合前仿真主要针对基于原理框图的设计；综合后仿真既适合原理图设计，也适合基于HDL的设计。(www.xing528.com)

（3）时序仿真，是将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中所进行的仿真，即接近真实器件运行特性的仿真。因为仿真文件中已包含了器件硬件特性数，因此仿真精度高。

系统设计中，在每个阶段都进行仿真以验证其正确性。在综合前，要进行行为仿真，将VHDL源程序直接送到VHDL仿真器中仿真，此时的仿真只是根据VHDL的语义来进行，与具体电路没有关系。综合后，可利用产生的网表文件进行功能仿真，以了解设计描述与设计意图的一致性。功能仿真仅对设计描述的逻辑功能进行模拟测试，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性，如延迟特性。时序仿真的网表文件中包含了较为精确的延迟信息。