RAM结构和译码方式

1.RAM的结构

大规模集成电路技术的发展，已将具有一定容量的存储体及相关的地址译码电路、读/写控制电路和三态双向缓冲电路集成在一个芯片内，形成RAM存储芯片，如图5-3所示。

图5-3 RAM结构示意图

（1）存储体

一个基本存储电路表示一个二进制位，存储器是由大量的基本存储电路组成的。这些存储电路必须有规则地组合起来，称为存储体。为了便于信息的写入和读出，存储体的基本存储电路配置成一定的阵列，并进行编址，因而存储体亦称为存储矩阵。存储矩阵中基本存储电路的排列通常有N×1、N×4和N×8三种。N×1结构称为位结构，如1KB×1。N×4和N×8结构称为字结构，如8KB×8。

（2）地址译码器

为了区别不同的存储单元，就给每个存储单元编一个号：地址。存储器的地址值用一组二进制数表示，其地址的位数n与所选中存储单元的数量N之间的关系为：2ⁿ=N。对于存储器中的每个存储单元是以地址值来进行选择。于是，在电路中就要有地址寄存器和地址译码器，地址译码器的功能是：将CPU发送来的地址信号A₀～A_n−₁进行译码后产生地址编码，以便选中存储矩阵中的某一个存储单元，在存储器控制电路的控制下对选中的存储单元进行读/写操作。

（3）读/写控制电路

读/写控制电路接收来自CPU或外部电路的控制信号，经组合变换，产生芯片内部各部分的控制信号。

① （Chip Enable）或（Chip Select）：片选控制信号输入线。低电平有效时，表示可对该芯片进行操作访问，在由多个存储器芯片组成的存储系统中，该信号用来选择应访问的存储器芯片。当该信号无效时，芯片与数据总线隔离，可降低内部的功耗。

② （Write Enable）：写允许线，即写信号。低电平有效时，数据总线上的数据写入被寻址选中的存储单元。此操作必须在（或）为低电平时，该存储器芯片被选中，才能正常进行写信息操作，否则不能。

③ （Output Enable）：输出允许线，即读信号。低电平有效时，且（或）为低电平时，将被寻址选中的存储单元内的数据输出。

（4）三态双向缓冲器

RAM存储芯片的m位数据与系统数据总线D₀～D_m−1的连接必须采用三态双向缓冲器，在控制信号的作用下进行存储芯片的读/写操作。 当对存储器芯片进行读出操作时，芯片的片选控制信号有效，读/写控制信号为输出允许有效，即读状态信号有效，三态双向缓冲器被控制导通处于数据输出状态，根据地址译码器的译码结果，数据从存储矩阵中相应的基本存储电路经三态双向缓冲器传送至系统数据总线。

当对存储器芯片进行写入操作时，芯片的片选控制信号有效，读/写控制信号为写允许有效，即写状态信号有效，三态双向缓冲器被控制导通处于数据输入状态，根据地址译码器的译码结果，数据从系统数据总线经三态双向缓冲器传送至存储矩阵中相应的基本存储电路。

当不对存储器芯片进行读/写操作时，芯片的片选控制信号为高电平，处于无效状态，存储器芯片的三态双向缓冲器对系统数据总线呈现高阻状态，使存储器芯片与系统数据总线完全隔离。

（5）其他外围电路(https://www.xing528.com)

对不同类型的存储器系统，有时还需要一些特殊的外围电路，如DRAM中的预充电及刷新操作控制电路等。

2.译码方式

存储矩阵中基本存储电路的地址编码产生方式有两种：一种是单译码方式，或称字结构；另一种是双译码方式，或称复合译码结构。

（1）单译码方式

单译码方式的全部地址码只用一个译码电路译码，译码输出的字选择线直接选中与输入地址码对应的存储单元。所以它需要的选择线较多，适用于小容量存储器。

在单译码结构中，字线选择某个字的所有位。图5-4是一种单译码结构的存储器，它是一个16字4位的存储器，共有64个基本电路，把它排成16行×4列，每一行对应一个字，每一列对应其中的一位。所以每一行4个基本电路的选择线是公共的；每一列16个基本电路的数据线也是公共的。

图5-4 单译码结构存储器

地址线A₀、A₁、A₂、A₃经译码器，可以输出2⁴=16个状态，分别控制16条字选择线。若地址信号为0000，则选中第0条字线；若地址信号为1111，则选中第15条字线。

数据线通过读/写控制电路与数据输出端或数据输入端相连，根据读/写控制信号，对被选中的单元进行读出或写入操作。

（2）双译码方式

双译码方式是将地址码分为X与Y两部分，用两个译码电路分别译码。X向译码又称行译码，其输出线称为行选择线或字线，它选中存储矩阵中一行的所有存储单元。Y向译码又称列译码，其输出线称为列选择线或位线，它选中存储矩阵中一列的所有存储单元。只有X向和Y向的选择线同时选中的那一位存储单元，才能进行读或写操作。

采用双译码结构，若每部分有n/2个输入端，它可以有2^n/2个输出状态，两个地址译码器就共有2^n/2×2^n/2=2_n个输出状态。而译码输出线却只有2^n/2+2^n/2=2×2^n/2根。可见，双译码结构可以减少选择线的数目，简化存储器结构，故适用于大容量存储器。

图5-5是采用双译码结构的256×1存储器。256个字排成16×16的矩阵需要8根地址线A₀～A₇，分成两组，A₀～A₃用于行译码，送入X地址译码器，它输出16条选择线，分别选择1～16行；A₄～A₇用于列译码，送入Y地址译码器，它也输出16条选择线，分别选择1～16列，控制各列的位线控制门。只有当行地址译码信号和列地址译码信号同时有效时才是被选中的基本单元。若输入地址为00000000，X方向由A₀～A₃译码选中了第一行，则X₀为高电平，因而其控制的“0，0”、“0，1”、……、“0，15”等16个存储电路分别与各自的位线相连，但能否与输入/输出线相连，还要受各列的位线控制门控制。在A₄～A₇全为0时，Y₀输出为高电平，选中第1列，第1列的位线控制门打开。故双向译码的结果选中了“0，0”这一个电路。以这种方式可选中256个单元中的任何一个。

图5-5 双译码结构存储器