半导体随机读写存储器-计算机组成原理

目前，广泛使用的半导体存储器是MOS型随机读写存储器（Random Access Memory，RAM），其特点是可以随机地对其中的各个存储单元进行读/写操作，并且具有集成度高、功耗低、价格便宜等优势。根据存储信息的原理不同，半导体随机读写存储器又可分为静态随机读写存储器（Static RAM，SRAM）和动态随机读写存储器（Dynamic RAM，DRAM）两种。

1.RAM芯片的基本结构

一个半导体RAM存储器芯片由存储体、地址译码器、片选与读/写控制、I/O等电路组成，其框图如图3-2所示。

图3-2　SRAM存储器结构框图

（1）存储体。存储体是存储单元的集合，而存储单元又由若干有序排列的存储元组成，每一个存储元存储一位二进制信息，它是构成存储器的最小单位。存储元大都排列成矩阵形式，因此，存储体又称为存储阵列或存储矩阵。图中的存储矩阵为64×64，共有4096个存储元。地址码相同的存储元称为一个存储单元。

根据存储体的结构特点，可以把存储器芯片分为位片结构和字片结构两种类型。所谓位片结构，就是组成存储单元的存储元只有一位，因此译码选中一个存储单元，只能进行一位信息的读写，即字长等于1位。而字片结构的存储器字长大于1位，可以为4位或8位。因此，存储芯片的容量一般用字数×字长表示。例如，同样是1K位容量的芯片，对于位片结构，存储容量为1K×l位。若采用字长为8位的字片结构，则为128×8位，即该存储芯片内部共有128个存储单元，每个单元为8位。

SRAM常采用字片结构，而DRAM采用位片结构。

（2）地址译码器。由于半导体存储器是由许多存储单元构成的，每个存储单元存放一定数量位数的二进制信息，为了加以区分，我们必须首先为这些存储单元编号，即给这些存储单元分配不同的地址。地址译码器的作用就是接收CPU送来的地址信号并对它进行译码，选择与此地址码相对应的存储单元，以便对该单元进行读/写操作。

存储器地址译码有两种方式，通常称为单译码方式与双译码方式。

单译码方式又称字结构，适用于小容量存储器。在这种方式中，地址译码器只有一个，译码器的输出叫字选线，而字选线选择某个字（某存储单元）的所有位。例如，地址输入线n=6，经地址译码器译码，可译出26=64个状态，分别对应64个字地址。

为了节省驱动电路，存储器中通常采用双译码方式。采用双译码结构，可以减少选择线的数目。在这种译码方式中，将地址译码器分成两部分，即行译码器（又叫X译码器）和列译码器（又叫Y译码器）。X译码器输出行地址选择信号，Y译码器输出列地址选择信号。行地址选择线、列地址选择线的交叉处即为所选中的存储单元。假如一个存储器的地址为n位，如果平均分配，则每个译码器的输入端有n/2位地址线，它可以译出2n/2个输出状态，那么两个译码器交叉译码的结果，共可译出2n/2×2n/2=2n个输出状态。但此时译码输出线却只有2×2n/2根。若取n=12，双译码输出状态为212=4 096个，而译码线仅有2×26=128根。

采用双译码结构的4096×1的存储器芯片内部结构如图3-3所示。4 096个字排成64×64的存储矩阵，它需要12根地址线A0～A11。其中A0～A5输入至X地址译码器，它输出64条选择线，分别选择0～63行；A6～A11输入至Y地址译码器，它也输出64条选择线，分别选择0～63列，控制各列的位线控制门。例如，输入地址为000000000000，X方向的000000由A0～A5输入，则行选择线X0为高电平，X1～X63均为低电平，这样译码器就选中了第0行。因X0控制的64个存储元分别与各自的位线相连，但能否与I/O线接通，还要受各列的位线控制门控制。当A6～A11全为0时，列选择线Y0为高电平，Y1～Y63均为低电平，从而选中第0列，这样第0列的位线控制门打开。故最后译码的结果选中了左上角的（0，0）这个存储单元。

图3-3　双译码存储器结构

（3）驱动电路。由于在双译码结构中，一条选择线要控制挂在其上的所有存储元电路，例如，4096×1中要控制64个电路，故其所带的电容负载很大。为此，需要在译码器输出后加驱动器，由驱动器驱动挂在各条选择线上的所有存储元电路。

（4）片选与读/写控制电路。目前每一个存储器芯片的存储容量终究是有限的，所以需要把一定数量的芯片按一定方式进行连接后才能组成一个满足要求的存储器。在地址选择时，首先要选中芯片。通常用地址译码器的输出和一些控制信号来形成片选信号。只有当片选信号有效时，才能选中某一芯片，此芯片所连的地址线才有效。这样才能对这一芯片上的存储单元进行读操作或写操作。至于是读还是写，还要取决于CPU所给的命令是读命令还是写命令。

（5）I/O电路。I/O电路位于系统数据总线与被选中的存储单元之间，用来控制信息的读出与写入，还包含有对I/O信号的驱动及放大等功能。

（6）输出电路。为了扩充存储器系统的容量，常常需要将几片RAM芯片的数据线并联使用或与双向的数据线相连，这就要用到集电极开路门或三态输出缓冲器。

（7）其他外围电路。对不同类型的存储器系统，有时，还专门需要一些特殊的外围电路，如动态RAM中的预充电及刷新操作控制电路等，这也是存储器芯片的重要组成部分。

2.SRAM芯片举例

（1）SRAM存储器芯片实例。2114是一个1K×4位的SRAM，图3-4给出了Intel 2114存储器芯片的逻辑结构框图。该芯片共有4096个六管存储元电路，排成64×64的矩阵。因为是1K字，故需要10位地址线（A0～A9），并采用双译码结构，其中6根（A3～A8）用于行译码，产生64根行选择线；4根（A0、A1、A2、A9）用于列译码，产生16条列选择线，每条列选择线同时接至四位。

图3-4　Intel 2114芯片逻辑结构框图

是读/写控制输入信号，低电平有效，I/O0～I/O3为4根双向数据输入/输出信号为片选信号，低电平有效。由于片选信号和写允许信号一起控制输入/输出的三态门，在片选信号有效的情况下，当为低电平时，使输入三态门导通，信息由数据总线通过输入数据控制电路写入被选中的存储单元；反之，当为高电平时，使输出三态门导通，并从所选中的存储单元中读出信息送到数据总线。由于读操作与写操作是分时进行的，读时不写，写时不读，因此，输入三态门与输出三态门是互锁的，数据总线上的信息才不至于造成混乱。

当对某个基本单元进行读/写操作时，该单元必须被行、列地址共同选中。例如，当A0～A9为全0时，对应行地址A3～A8为000000，列地址A0、A1、A2、A9也为0000，则第0行的第0、16、32、48这4个基本存储元的电路被选中。此刻，若进行读操作，则需为低电平，丽为高电平，在读写电路的输出端I/O0～I/O3便输出第0行的第0、16、32、48这四个存储元电路所存的信息。若要完成写操作，将写入信息送至I/O0～I/O3端口，并使和均为低电平，同样这四位输入信息将分别写入到第0行的第0、16、32、48四个存储元之中。

除2114外，常用的SRAM芯片还有2142（1K×4）、6116（2K×8）、6232（4K×8）、6264（8K×8）和62256（32K×8）等。

（2）SRAM存储器的读、写周期。存储器芯片与CPU连接时，CPU的控制信号与存储器的读、写周期之间的配合问题是非常重要的。

①读周期时序。图3-5是2114 RAM芯片读周期时序，由于在整个读周期中始终为高电平，故图中省略。读周期tRC是指对芯片进行两次连续读操作的最小间隔时间，读出时间tA表示从地址有效到数据稳定所需的时间，显然读出时间小于读周期。tCO是从片选有效到数据稳定输出的时间，可见只有当地址有效经tA后，且当片选有效经tCO后，数据才能稳定输出，这两者必须同时具备。根据tA和tCO的值，便可知当地址有效后，经tA-tCO时间必须给出片选有效信号，否则输出信号不能出现在数据线上。从片选失效到输出高阻需一段时间tOTD，故地址失效后，数据线上的有效数据有一段维持时间tOHA，以保证所读数据可靠，tCX是指从片选有效到输出有效所需要的时间。

图3-5　2114 RAM芯片读周期时序

需要注意的是，读周期与读出时间是两个不同的概念。读出时间是指从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间，而读周期时间则是指存储器进行两次连续读操作时所必须间隔的最小时间，它总是大于或等于读出时间。

由图可见，读周期过程是：地址有效→有效→数据输出→复位→地址撤销。

②写周期时序。图3-6是2114RAM写周期时序。写周期tWC是对芯片进行连续两次写操作的最小间隔时间，写周期包括滞后时间tAW、写入时间tW和写恢复时间tWR。在有效数据出现之前，RAM的数据线上存在着前一时刻的数据DOUT，故在地址线发生变化后，、均需滞后tAW再有效，以避免将无效数据写入到RAM的错误。但写允许失效后，地址必须保持一段时间tWR之后，才能消失，这段时间叫作写恢复时间。此外，RAM数据线上的有效数据，即CPU送至RAM的写入数据DIN，必须在失效前的tDW时刻出现，并延续一段时间tDH，此刻地址线仍有效，以保证数据可靠写入。

图3-6　2114RAM写周期时序

要使数据总线上的信息能够可靠地写入存储器，要求信号和信号相“与”的宽度至少应为tW，并且地址有效的时间至少应为tWC=tAW+tW+tWR。

由图3-6可见，写周期过程是：地址有效→有效→数据有效→复位（数据输入）→地址撤销。

成品的RAM芯片其读/写时序关系已被确定，因此，将它与CPU连接时，必须注意它们相互间的时序匹配关系，否则RAM将无法正常工作。(www.xing528.com)

3.DRAM芯片举例

（1）DRAM存储器芯片实例。DRAM结构特点与SRAM一样，都是由许多基本存储元电路按行、列排列组成二维存储矩阵，DRAM芯片都设计成位结构形式，即每个存储单元只有一位数据位，一个芯片上含有若干字。如4K×1位、8K×1位、16K×1位、64K×1位和256K×1位等，DRAM芯片集成度高，单片存储容量大，因而需要的地址线引脚数量也多，为此DRAM芯片常将地址输入信号分成两组，采用两路复用锁存方式，即分两次把地址送入芯片内部锁存起来，以减少引脚数量。

Intel 2164A是一种64K×1位的动态RAM存储器芯片，它的基本存储元采用单管存储电路，其他的典型芯片有Intel 2116、Intel 21256等。

Intel 2164A的内部结构如图3-7所示，其主要组成有以下几部分。

①存储体：64K×1的存储体由4个128×128的存储阵列构成。

②地址锁存器：Intel 2164A是64K×1位的存储芯片，应该有16根地址线，但为了减少芯片的引脚数，地址线只用8根。因此，地址信息分两次传送，先送8位行地址，再送8位列地址，芯片内部有两个能保存8位地址信息的地址锁存器，分别是行地址锁存器和列地址锁存器。芯片内有时序电路，它受以及写允许信号的控制。其中，为行地址选通信号输入，低电平有效，兼作芯片选择信号，当为低电平时，表明芯片当前接收的是行地址；为列地址选通信号输入，低电平有效，表明当前正在接收的是列地址（此时应保持为低电平）；写允许控制信号输入，当其为低电平时，执行写操作，否则，执行读操作。③数据输入缓冲器：用于暂存通过DIN输入的数据。

④数据输出缓冲器：用于暂存要通过DOUT输出的数据。

⑤1/4的I/O门电路：由行地址和列地址信号的最高位控制，能从相应的4个存储矩阵中选择一个进行输入/输出操作。

⑥时钟缓冲器：电路中有行时钟缓冲器和列时钟缓冲器，分别用于协调行地址和列地址的选通信号，而写允许时钟缓冲器用于控制芯片的数据传送方向。

图3-7　Intel 2164A内部结构

⑦128读出放大器：与4个128×128存储阵列相对应，共有4个128读出放大器。在读出时，能接收由行地址选通的4×128个存储单元的信息。经放大后输出，或者再自动写回原存储单元，所以读出放大器还用作刷新放大器。

⑧1/128译码器：电路中有两个1/128行地址译码器和两个1/128列地址译码器，分别用来接收7位的行地址和列地址，经译码后，从128×128个存储单元中选择一个确定的存储单元，以便对其进行读/写操作。

（2）Intel 2164A的工作方式与时序。

①读操作。在Intel 2164A的读操作过程中，它要接收来自CPU的地址信号，经过译码选中相应的存储单元，再把其中保存的一位信息通过DOUT数据输出引脚送至系统数据总线。

Intel 2164A的读操作时序如图3-8所示。

图3-8　Intel 2164A读操作的时序

从时序图中可以看出，读周期是由行地址选通信号有效开始的，要求行地址要先于信号有效，并且必须在有效后再维持一段时间。同样，为了保证列地址的可靠锁存，列地址也应领先于列地址锁存信号有效，且列地址也必须在有效后再保持一段时间。

要从指定的单元中读取信息，必须在有效后，使也有效。由于从有效起到指定单元的信息读出送到数据总线上需要一定的时间，因此，存储单元中信息读出的时间就与开始有效的时刻有关。

存储单元中信息的读写，取决于控制信号。为实现读出操作，要求控制信号无效，且必须在有效前变为高电平。

由图可见，读周期过程是：行地址有效→行地址选通→列地址有效→列地址选通→数据输出→行选通、列选通信号撤销。

②写操作。在Intel 2164A的写操作过程中，它同样通过地址总线接收CPU发来的行地址、列地址信号，选中相应的存储单元后，把CPU通过数据总线发来的数据信息，保存到相应的存储单元中去。Intel 2164A的写操作时序如图3-9所示。

由图可见，写周期过程是：行地址有效→行地址选通→列地址有效→数据有效→列地址选通→数据输入→行选通、列选通信号撤销。

③读-修改-写操作。这种操作的性质类似于读操作与写操作的组合，但它并不是简单地由两个单独的读周期与写周期组合起来，而是在和同时有效的情况下，由WE信号控制，先实现读出，待修改之后，再实现写入。其操作时序如图3-10所示。

图3-9　Intel 2164A写操作的时序

图3-10　Intel 2164A读-修改-写操作的时序

④刷新操作。Intel 2164A内部有4×128个读出放大器，在进行刷新操作时，芯片只接收从地址总线上发来的行地址（其中A 7不起作用），由A0～A6共7根行地址线在4个存储矩阵中各选中一行，共4×128个单元，分别将其中所保存的信息输出到4×128个读出放大器中，经放大后，再写回到原单元，即可同时实现512个单元的刷新操作。这样，经过128个刷新周期就可完成整个存储体的刷新。Intel 2164A的刷新操作时序如图3-11所示。

图3-11　Intel 2164A有效刷新操作的时序

⑤数据输出。数据输出具有三态缓冲器，它由控制，当为高电平时，输出DOUT呈高阻抗状态，在各种操作时的输出状态有所不同。

⑥页模式操作。在这种方式下，维持行地址不变（不变），由连续的脉冲对不同的列地址进行锁存，并读出不同列的信息，而脉冲的宽度有一个最大的上限值。在页模式操作时，可以实现存储器读、写以及读-修改-写等操作。

4.DRAM与SRAM的比较

目前，动态删的应用比静态RAM要广泛得多。其原因是：①在同样大小的芯片中，动态RAM的集成度远高于静态RAM，如动态RAM的基本单元电路为一个MOS管，静态RAM的基本单元电路为6个MOS管。②动态RAM行、列地址按先后顺序输送，减少了芯片引脚，因此封装尺寸也减小。③动态RAM的功耗仅为静态RAM的l/6。④动态RAM每位的价格仅为静态RAM的1/4。因此，随着动态RAM容量不断扩大，速度不断提高，它被广泛用做计算机的内存。

但动态RAM也有缺点，包括：①由于使用动态元件电容，因此它的速度比静态RAM低；②动态RAM需要再生，因此需配置再生电路，也需要消耗一部分功率。通常，容量不大的高速存储器大多用静态RAM实现。