Vivado与VerilogHDL下的静态显示

1. 设计思路

采用 FPGA 驱动 LCD1602 的思路，其实就是通过同步状态机模拟单片机驱动LCD1602，由并行模拟单步执行，状态过程就是先初始化LCD1602，然后写地址，最后写入显示数据。因为LCD1602 是慢速器件，如果直接用FPGA 外接的50 MHz 时钟直接驱动肯定是不行的，所以要对FPGA 时钟进行分频驱动，或者计数延时使能驱动，得出“lcd_clk”的驱动时钟信号。根据时序要求，一般此时钟大小为1 kHz 即可满足需求。

FPGA 驱动LCD1602 的初始化过程，主要是完成以下4 条指令的配置：

（1）显示模式设置Mode_Set：8'h38。

（2）显示开/关及光标设置Cursor_Set：8'h0c。

（3）显示地址设置Address_Set：8'h06。(www.xing528.com)

（4）清屏设置Clear_Set：8'h01。

初始化完成后，需要确定显示的起始地址。写入地址后，就可以写入显示字符。但需要注意LCD1602 写入设置地址指令8'h06 后，地址是随每写入一个数据后，默认自加一的。

2. Verilog 代码

根据LCD1602 的时序及初始化流程，现以一个简单的静态字符显示为例，详细介绍该电路的Verilog 代码的结构。本设计示例主要完成字符串“HYG：13880107075！”在液晶屏的第1 行显示，如【代码5.7】所示。

【代码5.7】LCD1602 字符显示设计