FPGA电路设计：实践基于Vivado与VerilogHDL

知识点：有限状态机的Verilog HDL 结构模型；状态转移图；FSM 三种描述风格。

重 点：理解状态机的应用场景，掌握状态机基本结构模型。

难 点：将实际系统功能转换为状态转移图，进而实现Verilog HDL 的代码描述。

有限状态机（Finite State Machine，FSM），又称为有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。它是实用数字系统设计中的重要组成部分，也是实现高效率高可靠逻辑控制的重要途径。例如，在高速数据采集和数字信号序列检测方面，是许多数字系统的核心部件，也是实时系统设计中的一种数学模型。目前，状态机广泛应用在高速串行或并行A/D、D/A 器件的控制，硬件串行通信接口如RS232、PS/2、USB、SPI 的实现，FPGA 高速配置电路设计，自动控制领域中的高速过程控制系统，通信领域中的许多功能模块的构建，CPU 设计领域中特定功能精简指令模块的设计等。(www.xing528.com)

FPGA 以其并行性和可重构性为世人所知，而在当今的电子世界，基本所有的器件都是串行的，所以作为控制单元或者是可编程单元的FPGA 需要进行并行转串行与外界进行通信、控制等，而有限状态机以其简单实用、结构清晰而恰如其分地充当着这个角色。

有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1 和0 的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。

本项目旨在通过几个简单的实例重点介绍有限状态机的一般结构，以及采用Verilog进行有限状态机的设计方法。