超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language，VHDL）最早是由美国国防部（DOD）发起创建，于1985 年正式推出，通过IEEE（The Institute of Electrical and Electronics Engineers）进一步发展，于1987 年将VHDL采纳为IEEE 1076 标准发布。从此，VHDL 成为硬件描述语言的业界标准之一，也是目前标准化程度最高的硬件描述语言。1993 年IEEE 对VHDL 进行了修订，增加了部分新的命令与属性，增强了对系统的描述能力，并公布了新版本的VHDL，即IEEE 1076-1993版本。VHDL 经过近30 年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段，在电子设计领域得到了普遍的认同和广泛的接受，已经成为现代EDA 领域的首选硬件描述语言。
VHDL 作为一个规范语言和建模语言，涵盖面广，抽象描述能力强，能从多个层次对数字系统进行建模和描述，大大简化了硬件设计任务，提高了设计效率和可靠性。VHDL的基本结构至少包含一个实体和一个结构体，而完整的VHDL 结构还应包含配置和程序包与库。在应用VHDL 进行复杂电路设计时，往往采用“自顶向下”结构化的设计方法。其典型的结构如下所示。(www.xing528.com)
在设计中是选择VHDL 还是选择Verilog HDL？这是一个初学者最常见的问题。其实两种语言的差别并不大，它们的描述能力也是类似的。比较而言，VHDL 是一种高级描述语言，适用于电路高级建模，综合的效率和效果较好。Verilog HDL 是一种低级的描述语言，适用于描述门级电路，容易控制电路资源，但其对系统的描述能力不如VHDL。只要掌握其中一种语言以后，可以通过短期的学习，较快地学会另一种语言。选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC 设计领域，90%以上的公司都是采用verilog 进行IC 设计。对于CPLD/FPGA 设计者而言，两种语言可以自由选择。
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