基于Vivado与VerilogHDL的FPGA技术基础

1. Verilog HDL 概述

Verilog HDL 是目前应用最为广泛的一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。

Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog 仿真器进行验证。语言从C 编程语言中继承了多种操作符和结构。Verilog HDL 提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL 语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

Verilog 的设计初衷是成为一种基本语法与C 语言相近的硬件描述语言。这是因为C语言在Verilog 设计之初，已经在许多领域得到广泛应用，C 语言的许多语言要素已经被许多人习惯。一种与C 语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。不过，Verilog 与C 语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，Verilog 还具有一些独特的语言要素，如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C 语言的设计人员将能够很快掌握Verilog 硬件描述语言。

2. Verilog HDL 发展历史

Gateway 设计自动化公司的工程师菲尔·莫比（Phil Moorby）于1983 年末完成了Verilog 的主要设计工作。(https://www.xing528.com)

20 世纪90 年代初，开放Verilog 国际（Open Verilog International，OVI）组织（即现在的Accellera）成立，Verilog 面向公有领域开放。1992 年，该组织寻求将Verilog 纳入电气电子工程师学会标准。最终，Verilog 成为电气电子工程师学会IEEE 1364-1995 标准，即通常所说的Verilog-95。

设计人员在使用这个版本的Verilog 的过程中发现了一些可改进之处。为了解决用户在使用此版本Verilog 过程中反映的问题，Verilog 进行了修正和扩展，这部分内容后来再次被提交给电气电子工程师学会。这个扩展后的版本后来成为电气电子工程师学会1364-2001 标准，即通常所说的Verilog-2001。Verilog-2001 是Verilog-95 的一个重大改进版本，它具备一些新的实用功能，如敏感列表、多维数组、生成语句块、命名端口连接等。目前，Verilog-2001 是Verilog 的最主流版本，被大多数商业电子设计自动化软件包支持。

2005 年，Verilog 再次进行了更新，即电气电子工程师学会1364-2005 标准。该版本只是对上一版本的细微修正。这个版本还包括了一个相对独立的新部分，即Verilog-AMS。这个扩展使得传统的Verilog 可以对集成的模拟和混合信号系统进行建模。容易与电气电子工程师学会1364-2005 标准混淆的是加强硬件验证语言特性的SystemVerilog（电气电子工程师学会1800-2005 标准），它是Verilog-2005 的一个超集，它是硬件描述语言、硬件验证语言（针对验证的需求，特别加强了面向对象特性）的一个集成。

2009 年，IEEE 1364-2005 和IEEE 1800-2005 两个部分合并为IEEE 1800-2009，成为一个新的、统一的SystemVerilog 硬件描述验证语言（hardware description and verification language，HDVL）。

Verilog HDL 是在用途最广泛的C 语言的基础上发展起来的，其最大特点就是易学易用，如果有C 语言的编程经验，可以在一个较短的时间内很快地学习和掌握。

3. Verilog HDL 典型结构