Xilinx公司提供的DDR3 SDRAM控制器设计允许用户通过用户接口（User Interface）快速地建立FPGA内部控制逻辑与外部存储器的访问连接。DDR3 SDRAM存储器接口解决方案的逻辑框图包括用户接口模块（User Interface Block）、 存储控制器（Memory Controller）、物理层模块（Physical Layer），以及本地接口（Native Interface）和物理层接口（Physical Interface）等。
（1）用户设计模块（User Design）。在FPGA设计中，用户设计模块用于与外部DDR2/DDR3 SDRAM芯片的连接互通，通过用户接口（User Interface）连接至存储器控制模块。
（2）AXI4 Slave Interface模块。AXI4 Slave Interface映射AXI4事务数据至用户接口，并为存储器控制模块提供一种工业级的标准总线协议接口。
（3）用户接口模块和用户接口（User Interface Block and User Interface）。用户接口模块作为用户设计模块的UI部分，位于设计的最前端，通过呈现一个扁平化（Flat）地址空间和缓冲器，提供了一个简单的用户接口，用以替代本地接口（Native Interface）进行数据的读/写操作。(www.xing528.com)
（4）存储控制器与本地接口（Memory Controller and Native Interface）。存储控制器位于UI模块和PHY之间，其前端为Ul模块提供本地接口（Native Interface）。本地接口支持用户设计提交存储器读/写请求，并提供在用户设计模块与外部存储设备间的数据传输机制。存储控制器后端连接至物理层接口，并处理所有该模块的接口请求。存储控制器模块还提供了一个具有重排序的功能选项，可以对接收到的请求进行重新排序，进而优化数据传输的吞吐量及时延。
（5）物理层模块与物理层接口（PHY and the Physical Interface）。物理层模块（Physical layer，PHY）前端连接至MC模块，后端连接至外部存储设备。PHY负责处理所有存储设备的信号时序。
IDELAYCTRL在任何使用输入/输出延迟单元（IODELAY）的区域组合中不可或缺。IODELAY通常与数据组（Data Group）捕获时钟（Capture Clocks）和同步（BUFR-rsyne）时钟有关，而任何使用这些信号的Bank/Clock区域都需要使用IDELAYCTRL。
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