VIVADO环境下IP核分类研究成果

在数字系统设计领域，特别是在基于FPGA的数字系统设计中，IP核的来源主要包括设计人员在前一个设计中所创建的模块、FPGA生产厂商、第三方IP厂商。

IP核有三种不同的存在形式：HDL语言形式，网表形式、版图形式，分别对应我们常说的三类IP内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种IP内核实现方法也各具特色。

1.软核

软核是Verilog HDL/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形式出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。软IP的设计周期短，设计投入少，由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性；其主要缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。

2.硬核(www.xing528.com)

硬核提供设计的最终阶段产品：掩膜。掩膜是指经过完全布局布线，经过前端和后端验证的设计版图，这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级（RTL）文件，因而更易于实现IP保护。

3.固核

固核则是软核和硬核的折中。大多数应用于FPGA的IP内核均为软核，软核有助于用户调节参数并增强可复用性。软核通常以加密形式提供，这样实际的RTL对用户是不可见的，但布局和布线灵活。在这些加密的软核中，如果对内核进行了参数化，那么用户就可通过头文件或图形用户接口（GUI）方便地对参数进行操作。对于那些对时序要求严格的内核（如PCI接口内核），可预布线特定信号或分配特定的布线资源，以满足时序要求。这些内核可归类为固核，由于内核是预先设计的代码模块，因此这有可能影响包含该内核的整体设计。由于内核的建立（setup）、保持时间和握手信号都可能是固定的，因此其他电路设计时都必须考虑与该内核进行正确地接口。如果内核具有固定布局或部分固定的布局，那么这还将影响其他电路的布局。