Verilog HDL所使用的信号，有四种基本数值：
0：逻辑0，或者“假”的意思，比如用在if语句里作为条件判断；
1：逻辑1，或者“真”的意思，比如用在if语句里作为条件判断；
x：表示该信号不确定或者未知，x状态一般出现在做仿真的时候；
z：高阻状态。一个端口如果作为输入，输入“0”，则这个端口是低电平；输入“1”，则这个端口是高电平。一个端口如果作为输出，输出“0”，则这端口输出的是低电平；如果输出“1”，就还需要在这个端口外面的硬件添加一个上拉电阻，才能输出高电平，如果没有在端口外面添加上拉电阻，则这端口的输出呈现的就是高阻态。
所以，高阻，这样一种电路状态，它实际上指的是电路的一种输出状态，既不是高电平也不是低电平。如果高阻态再输入下一级电路的话，对下级电路无任何影响，相当于和没接一样。如果用万用表测的话有可能是高电平，也有可能是低电平，这个得由它后面接的东西定。对于高阻态来说，在做电路分析的时候，可以把高阻态当作开路理解。也就是说，可以把它看作输出电阻非常大，近似的认为这个引脚是悬空的。悬空的意思就是没有电流流动，它的电平随着外部电平高低而定，即该引脚已经放弃了对输出端电路的控制。那高阻态有什么用呢？实际上对于一些芯片来说，它有很多引脚接到了总线上。处在高阻态的引脚是与总线隔离开的，这样总线可以同时被其他电路使用。
Verilog语言有3种类型的常量：整数型、实数型和字符串型。
整数型：
整数型常量在前面已经说过了。(www.xing528.com)
实数型：
一般来说，我们可以用十进制的形式来表达一个实数，比如2.6，也可以用1e-5等形式表示实数。
字符串型：
当需要使用字符串类型的时候，可以用双引号内的字符序列来表示。书写字符串的时候，必须在一行中书写完，不可以书写在多行中，更不可以包含回车符。
例6.5：
有一些特定的字符，需要用反斜杠“\\”才能转义表示出来。
例6.6：
一般在输出打印的时候使用字符串类型比较多。
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