识别与设计集成电路的版图技巧

一、工艺流程的定义

以中国台湾省半导体制造公司（TSMC）的0.35μm CMOS工艺为例，介绍从工艺文件开始到设计出版图的过程。TSMC的0.35μm CMOS工艺是MOSIS，1998年以来提供的深亚微米工艺，东南大学射频与光电集成电路研究所已利用这一工艺在1999年8月和2000年4月两次成功流片。以下简要介绍利用该工艺的技术文件进行芯片设计的流程。

TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数如表7-1所示。表7-2列出了MOSIS对应于TSMC的0.35μm CMOS工艺定义的全部工艺层。

这里需要指出，画版图时所给出的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应与芯片制造时所需要的掩膜层。在Cadence版图设计环境下，它们用.dg标识，表示为画图层（drawing）。芯片制造时真正需要的掩膜层则由.dg给出的版图数据经过逻辑操作，比如“与”、“或”或“取反”获得。

表7-1　TSMC的0.35μm CMOS的基本特征

表7-2　MOSIS为TSMC 0.35μm CMOS工艺定义的全部工艺层

二、版图设计规则

集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。设计规则（design rule）是版图设计和工艺之间的接口。符合设计规则的版图设计是保证工艺实现的第一个基本要求。

分别以μm（micron）和以λ（lambda）为单位的两种设计规则。以μm为单位的设计规则是一种绝对单位，以λ为单位的设计规则则是一种相对单位。如果一种工艺的特征尺寸为Sμm，通常选取λ等于S/2μm。选用λ为单位的设计规则主要与MOS工艺的成比例缩小相关联。人们可以通过对λ值的重新定义很方便地将为一种工艺设计的版图改变为适合另一种工艺的版图，大大节省了集成电路的开发时间和费用。

集成电路版图上的基本图形通常仅限于正多边形（rectilinear polygons），即由水平和垂直线段构成的封闭图形，如图7-1（a）所示。然而，某些工艺准许带45°角的多边形，如图7-1（b）所示。

设计规则主要包括各层的最小宽度、层与层之间的最小间距等。

1.最小宽度（minWidth）

宽度指封闭几何图形的内边之间的距离，如图7-1所示。

图7-1　宽度的定义

在利用DRC（设计规则检查）对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。

表7-3列出了TSMC 0.35μm CMOS工艺中各版图层的线条最小宽度。

表7-3　TSMC 0.35μm CMOS工艺中各版图层的线条最小宽度

2.最小间距（minSep）

间距指各几何图形外边界之间的距离，如图7-2所示。

图7-2　间距的定义

表7-4列出了TSMC 0.35μm CMOS工艺版图中各层图形层的线条最小间距。

3.最小交叠（minOverlap）

交叠有两种形式：

①几何图形内边界到另一图形内边界长度（overlap），如图7-3（a）所示；

②一几何图形外边界到另一图形外边界长度（extension），如图7-3（b）所示。

表7-4　TSMC 0.35μm CMOS工艺版图中各层图形之间的最小间距

图7-3　交叠的定义

表7-5列出了TSMC 0.35μm CMOS工艺版图各层图形之间的最小交叠。

4.设计规则举例

一个先进的深亚微米CMOS工艺大体需要10～20层掩膜，产生这10～20层掩膜需要10多层版图定义层。譬如3层金属的TSMC 0.35μm COMS需要表7-2给出的13层版图层。因为对每一层的图形（通常为矩形或多边形）都需要给出最小宽度（minWidth）和最小间距（minSep），至少两个相邻的关联层之间需要给出最小交叠（minOverlap），所有的设计规则加起来会有几十条到上百条之多。为了条理化，通常将这些设计规则编成“xx.yy”形式的代码，xx表示版图层，yy表示序号。这些按代码为序给出的设计规则一方面以表格形式列出，同时在图形上给出标识，使人一目了然。例如，表7-6为MOSIS给出的可按比例缩小的CMOS工艺中与多晶硅（Poly）层的设计规则，图7-4示出了与多晶硅层相关的设计规则的图形关系。

三、版图设计

版图设计的目的是按照一定的技术要求形成一套制作掩膜的数据。虽然集成电路的制造工艺不同，但是版图的设计是一致的。

1.版图的设计环境

在进行版图设计之前，首先要建立设计环境，包括建立各种数据库通道，由此建立版图与工艺的对应关系。Cadence支持版图的分层设计，设计者按电路功能划分整个电路，对每个功能块再进行模块划分，每一个模块对应一个单元，从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。调用元件库中的基本元件在每个单元中进行版图设计，有时要调用其他设计者的单元。2.芯片的版图布局

表7-5　TSMC 0.35μm CMOS工艺版图各层图形之间的最小交叠

表7-6　MOSIS给出的可按比例缩小的CMOS工艺中与多晶硅（Poly）层的设计规则

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图7-4　与多晶硅层相关的设计规则的图形关系

在任何一个版图设计中，最初的任务是做一个布局图。首先，这个布局图应尽可能与功能框图或电路图一致，然后根据模块的面积大小进行调整。举例来说，一个多级放大器的底层电路，应该排在一行上，这样射频的输入和输出部分就位于芯片的两头，从而减小由于不可预见的反馈而引起的不稳定。

所有的集成电路最终都要连到外部世界。这是通过连接芯片上焊盘（Pad）和衬底上的微带线来实现的。所以，设计布局图的一个重要的任务是安排焊盘。一个设计好的集成电路应该有足够的焊盘来进行信号的输入/输出和连接电源电压及地线。此外，集成电路必须是可测的。最后的测试都是将芯片上的输入/输出焊盘和测试探针或封装线连接起来。

对于在晶片上（On-Wafer）的测试，探针、探针阵列或共面探针将和芯片上的焊盘相连接，这样信号就能加到芯片上并能从芯片上测试到输出信号。焊盘的排列有两种情况。第一种，由系统特定用途决定或由客户给定。这种情况下电路设计者基本上没有选择的余地，这种集成电路的测试可能需要客户给定的探针阵列。另一种情况下就是焊盘的排列可以由电路设计者自己给定。这种情况下，焊盘的排列应该使制造出的芯片尽可能很容易地以较低的代价完成测试。有效的途径就是尽可能地利用现有的探针阵列和探头。

可用的探头都有着它们自身的机械和电路性能。这样就需要一系列的版图规则。版图规则的机械方面包括焊盘的大小、钝化窗大小、焊盘的间距及为探头移动保留的空间等。

大多数芯片最终以封装形式应用于系统。如果一种芯片要特大批量生产，设计专用的封装形式是必需的。通常，最有效的是选用已有的标准封装载体和引脚排列。这时，就需要根据标准载体的引脚排列来安排焊盘。

作为一个实例，图7-5给出了一个光纤通讯系统用限幅放大器的系统框图。它们包括1级输入缓冲、4级放大单元、1级输出缓冲和1个失调电压补偿回路。该例采用全差分、全对称的电路结构，级与级之间直接耦合。

图7-5　一个光纤通信系统用限幅放大器的系统框图

图7-6　所示限幅放大器的版图布局

图7-6给出了图7-5所示限幅放大器的版图布局。其特点包括：

①全对称结构，这对于差动放大器的直流和高频高速性能至关重要；

②输入/输出基本实现最短直线沟通，争取最小互连线寄生参数和信号的最小延迟；

③输入/输出焊盘置于左右两边，在保证最短直线沟通的前提下争取最小串扰；

④输入/输出焊盘采用GSGSG（S：Signal，G：Ground）排列的差动共面波导探头，可保证高频高速信号的有效传输；

⑤利用芯片空余面积在芯片实现电容C1和C2的部分分量；

⑥对地线和电源线分别布置了6个和8个焊盘，充分减小了他们的寄生电阻和电感。

3.元件布局与布线

利用版图编辑工具设计版图的基本步骤是：

①运行版图编辑工具，建立版图文件；

②在画图窗口内根据几何参数值调用元器件和子单元的版图；

③在不同的层内进行元器件和子单元之间连接；

④调用DRC程序进行设计规则检查，修改错误；

⑤调用电路提取程序提取版图的元件参数和电路拓扑；

⑥与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即LVS（Layoutvs.-Schemetic）；

⑦存储版图文件，供今后修改和重用。

4.版图设计的注意事项

在正式用Cadence画版图之前，一定要先构思，也就是要仔细想一想，每个管子打算怎样安排、管子之间怎样连接，最后的电源线、地线怎样走。对于差分形式的电路结构，最好在版图设计时也讲究对称，这样有利于提高电路性能。为了讲究对称，有时候需要把一个管子分成两个，比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分形式对称的电路结构，一般地线铺在中间，电源线走上下两边，中间是大片的元件。

当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线用第一层金属，信号线交叉的地方用第二层金属，整个电路与外部焊盘的接口用第三层金属。但也不绝对，比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条甚至三条金属线铺成两层甚至三层，电流在每一层金属线上流过去的量就小了1/2。层与层是通过连接孔连接的，在可能的情况下适当增加接触孔数，可确保连接的可靠性。

输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。对小信号高增益放大器，这一点特别重要，设计不当会引起不希望的反馈，造成电路自激。

金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为0.8mA/μm2，Meta11、Meta12（0.7μm厚）的电流密度按0.56 mA/μm2，设计，Meta13（1.1μm厚）按0.88mA/μm2设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应（金属原子沿电流方向迁徙），使金属变窄直到裁断。因此，流过大电流的金属连线应该根据需要设计宽度。

应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。

对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二层金属和第三层金属之间均会形成电容。

对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有各自不同的方块电阻值，实际矩形结构的电阻值只跟矩形的长宽比有关。金属或多晶硅连线越长，电阻值就越大。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。

MOS管的尺寸（栅长栅宽）是由电路模拟时定下来的，画MOS管时应按照这些尺寸进行。但是当MOS管的栅宽过大时，为了减小栅电阻和栅电容对电路性能的影响，需要减小每个MOS的栅宽，为达到所需要的总栅宽可以采用并联的方式。另外，对于NMOS管，应当充分保证其衬底接地，而PMOS管应当保证其衬底充分接高电平，特别是MOS管流过大电流时，应该在管子周围形成隔离环进行保护。

电阻可以用不同的材料形成，可选择性很大，设计者可根据所需电阻的大小，阻值的精度，电阻的面积等来确定选用何种电阻。对于电阻宽度，也需要考虑，保证可以流过足够大的电流，防止电阻被烧坏。

整个电路的有效面积可能仅仅占整个芯片面积的很小一部分，因此对于芯片中的空闲面积，可以尽量设计成电容，利用这些电容来旁路外界电源和减少地对电路性能的影响。

此外，还应注意以下几点：

①力求层次化设计。即按功能将版图划分若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨、层次清晰。

②图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且使版图一目了然。

③设计者在构思版图结构时，除要考虑版图所占的面积、输入和输出的合理分布、减小不必要的寄生效应之外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方（利用适当空间添加表示符）。

版图设计中还有众多注意要点和技巧，需要版图设计者通过实践进行体会、总结和掌握。