深入了解单极型数字集成电路的特点与应用领域

一、NMOS门电路

早期的MOS集成电路只采用P沟MOS管，因为它容易制造，但N沟MOS管的电子迁移率比空穴迁移率高，因而有较好的性能，所以PMOS集成电路逐渐被淘汰。

虽然现在广泛地采用CMOS电路，但NMOS电路仍有其优点。特别在动态电路方面，其性能还可与CMOS电路相比，因而仍被某些电路所采用。

1.NMOS反相器

在NMOS反相器中，驱动管（或称下拉管）采用增强型N沟MOS晶体管，其负载管则采用耗尽型NMOS管，所以也称为E/D型MOS电路。耗尽型NMOS管和增强型NMOS管的特性非常类似，只是它的开启电压VTD是负的，所以即使V GS＝0，它仍是导通状态。它主要用作电阻（为非线性电阻），为此将其栅极与源极相接，即V GS＝0，这时它的两端特性见图5-16，其饱和电流为

这里βD为耗尽型MOS管的增益因子。

NMOS反相器的电路图见图5-17（a），负载线图见图5-17（b），图5-17（c）和（d）分别为NMOS反相器的传输特性和电流特性。

从图5-17（b）可以看出，对某一输入端压V IN，下拉管和负载线的交点在P点，这决定了输出电压为V OUT。当V IN为零时，驱动管处于关断状态，因而输出电压就成为V DD（逻辑1）。但当V IN为高电平（逻辑1）时，驱动管与负载管都导通，这时输出电压并不为零，而是V LOUT（对应逻辑0）。这种情况下电路如同一分压器，因而V OUT＜V DD，V OUT取决于两个管子有效电阻的比值。在设计反相器时，应设法使V LOUT足够的低，以便正确地将逻辑状态传递到下一级。

图5-16　N沟耗尽管作为电阻时的伏安特性

从图5-17（b）也可以看出，在工作点Q处，驱动管处于线性区。它的电流为驱动管的电流应等于耗尽管的饱和电流，即

I DS，pulldown＝I DS，sat

因而

如设V DD＝5V，V TN＝1.0V，V TD＝-4.0V，V LOUT＝0.5V，代入上式则得

图5-17　用耗尽管作为负载的NMOS反相器

a-电路图；b-负载线图；c-传输特性；d-电流特性

将代入上式得，设两管的C′OX相等，则有

因耗尽管的迁移率μD要比增强管的μn小，可取＝1.2，设两管的沟道长度相等，则有

因此如取耗尽管的沟道宽度WD为2.5μm，则增强管耗尽管的沟道宽度WN必须取8.9μm，才能保证得到所需的VLOUT值。

NMOS反相器的速度取决于对负载电容CL的充放电时间，但一般而言，充电时间要比放电时间长，因为负载管的βD值要比下拉管的βn小。这种充放电时间的不对称性会导致NMOS电路中存在竞争冒险问题。

2.NMOS与非门

2输入端NMOS与非（NAND）门电路图见图5-18。它是在基本反相器中增加一串联的驱动管。由于两管相串联，其等效阻抗值增加，为了使总电流与只有一个驱动管时的电流相同，必须将两个管子的沟道宽度（channel width）加倍。现分析如下。

当两个N沟MOS管相串联，两管的开启电压相同，并且它们的栅极电压相等且均处于非饱和时，可以等效于一个N沟MOS管，如图5-19所示。具体等效的β求法如下。

图5-18　2输入端NMOS与非门电路图

图5-19　两个MOS管相串联

因N沟MOS管出在非饱和区，有

上式可改写为

因而

因为I DS1＝I DS2＝I eff，所以可求得

于是有

当M1处于饱和，M2处于非饱和时，同样可以得到式（5-10）。这说明两管串联后，导电因子下降50%，根据导电因子的公式

可以看出在相同的工艺和沟道长度的条件下，只有将W加倍才能保证电流值不变。这时如果有多个输入，与非门的面积就会特别大，这是我们所不希望的，因而在NMOS集成电路中倾向于采用或非门。

3.NMOS或非门

2输入端NMOS或非（NOR）门电路图示于图5-20。或非门电路是在基本反相器中并联一增强型的驱动管，并联后（如图5-12所示）等效的阻抗值会减小。对图5-21分析可得到βeff＝β1+β2，即并联后流经或非门的电流增大。因而对2输入或非门，每一驱动管的W不必加倍，可仍维持原值，甚至可缩小。

图5-20　2输入端NMOS或非门电路图

图5-21　两个MOS管并联

以上讨论都属于静态电路，即电路稳定时的逻辑状态完全取决于直流工作条件。

对于静态NMOS电路来讲，最大的问题在于输出为逻辑0状态时，静态功耗电路中始终有直流电流，如图5-17（d）所示。因而与将要讨论的CMOS电路相比，NMOS电路的静态功耗较大；但它的电路结构相对简单，对每一个逻辑输入来讲只有一个晶体管开或关，这样门的输入电容减小，面积也相对较小，所以它在高速电路中仍然具有吸引力。

为了降低功耗，已有多种NMOS的动态电路方案，在这类动态电路中通常用时钟控制设法使驱动管和负载管交替导通。在此不再一一讨论。

4.NMOS触发器

如果两个反相器的输入和输出进行交叉耦合就构成了双稳态电路（flip-flop），示于图5-22。这种连接也称之为正反馈，它是静态触发器的核心。

图5-22　双稳态电路图

图5-23　双稳态电路的工作点

此时电路处于1状态。C点是亚稳态点，实际上电路不可能稳定在这一点，由此可见，该电路值有两个稳定状态，如果没有外界的作用（称触发），则该电路元有的逻辑状态是不可能改变的。

为了改变双稳态电路的逻辑状态，就要增加置位端S（set）和复位端R（reset）。图5-24（a）是由于非门构成的RS触发器，同样可以有或非门构成，见图5-24（b）。

图5-24　NMOSRS触发器

a-由与非门构成的RS触发器；b-由或非门构成的RS触发器

若设置置位端S＝1，复位端R＝0，则MS管导通，的状态成为0。由于和R的作用，使MR截止，Q的电平升高为1状态。若设置置位端S＝0，复位端R＝1，则情况相反，Q的状态为0，而为1。若置位端与复位端都为0，则RS触发器的原有状态不变。若两者都为1，则RS触发器处于不稳定状态U，所以RS触发器应排除这种输入情况。其逻辑关系和真值表见公式（5-11）和表5-3。

表5-3　RS触发器真值表

二、CMOS门电路

CMOS电路称为互补型（complementary）金属-氧化物-半导体电路，它同时利用P沟MOS管和N沟MOS管，具有功耗低和集成度高的优点，因而已被广泛应用于各种场合。CMOS电路具有P阱、N阱和双阱等工艺结构。

1.CMOS反相器

（1）CMOS反相器的工作原理。

最基本的CMOS反相器的电路图示于图5-25（a），它由一N沟MOS管和一P沟MOS管组成。P沟管称为上拉管，N沟管称为下拉管，两管的栅极相连并接V IN，V OUT则从两管的同漏端引出。输入电压V IN可以为0～V DD之间的任何值，但典型值是5V。

图5-25　基本的CMOS反相器

a-CMOS反相器电路图；b-CMOS反相器的电流特性；c-CMOS反相器的转移特性；d-CMOS反相器的版图图形

对所有的CMOS电路，必须首先确定管子的漏端和源端。对于N沟MOS管，漏端是两端电位较正者；对于P沟MOS管，漏端是两端中电位较负的。根据这一规则，图5-25（a）标出了相应的符号。

当V IN＝0时，N沟MOS管的V GS＝0，因而它截止。然而对于P沟MOS管来说，由于源端处于+V DD，因而栅极相对于源端为-V DD，所以P沟MOS管是导通状态，输出节点等效于直接连在V DD上，因此V OUT＝V DD。

当V IN＝V DD时，情况则相反。N沟MOS管的栅极电压为+V DD，因而N沟MOS管导通，而P沟MOS管的栅和源端都处于V DD，使V OUT＝0。因而P沟MOS管截止。输出点通过N沟MOS管连接到地，所以V OUT＝0。可以看出，在稳态时输出电压总是与输入电压相反，即具有逻辑反相功能。

CMOS电路的主要优点之一就是在稳态时电路不从电源取出电流，因而它的静态功耗为零。但在转换过程中，即输出电压从0→V DD或V DD→0时，有一短时间内P沟和N沟MOS管都处于导通状态，这时有I DD流过反相器，如图5-25（b）所示，其最大电流值为I DD，max。从图5-25（c）的转移特性可以看出，当V IN约为1/2V DD时，输出电压迅速变化。我们把V IN＝1/2V OUT点处的电压V t称为转移电压（transition voltage）或称门限电压。

如果V TN＝│V TP│＝V T且βn＝βp，就认为反相器具有电学对称性。这时V t＝V DD/2。

由于

且βn＝βp，因而有

如果有L n＝L p，则

这说明为了使反相器在电学上对称，P沟MOS管的沟宽应是N沟MOS管的沟宽的2.5倍，即P沟MOS管必须相应地加宽，以补偿较低的空穴迁移率来获得与N沟管相同的导电特性。

CMOS反相器具有很好的直流特性。当输入电压在0至V t之间时，输出电压始终为V DD，而当输入电压在V DD-V t与V DD之间时，输出电压则维持为零。这可有效防止噪声的干扰，当然噪声的电平应低于上述输入电压范围。

图5-25（d）为CMOS反相器的版图图形。此MOS反相器采用双阱工艺，图中下部为P阱，上部为N阱。N沟MOS管制作在P阱中，P沟MOS制作在N阱中。为了保证反相器正常工作，P阱通过P+区接触孔接到负电源（V SS），而N阱通过N+区接触孔接到正电源（V DD），因此版图中有上下两个选择区以形成N+区和P+区。

（2）CMOS反相器的速度和功耗。

对于MOS晶体管来讲，当加上栅电压使沟道会很快形成，因而其响应速度主要取决于电路中电容充放电的快慢。MOS晶体管所具有的电容如图5-26所示。图中，C GS为栅极与沟道之间的平板电容。C S，sub和C D，sub为源和漏对衬底（或对阱）的PN结电容。当沟长为L N，沟宽为W N时，C GS＝C′OX W N L N，其中C′OX为单位面积栅电容。

在CMOS反相器中，由于N管和P管的源极都接在固定电位上（即V DD和地电压），所以源-衬底电容是不重要的。在输出节点上的所有电容也可以集中表示为负载电容C L，这示于图5-27。

图5-26　MOS晶体管中的电容

图5-27　CMOS反相器输出节点的负载电容

C L由以下几部分组成。

①下一级的输入电容C IN。它是两个管子的栅电容之和，即

如果本级（驱动级）的扇出为F，且连接的为同类门，则总的输入电容为FC IN。

②连线电容。它是由晶体管输出端到下一级栅极之间连线所产生的电容。连线可以由金属或者多晶硅连线所构成。

③驱动级P沟和N沟MOS管漏对衬底（或对阱）PN结的耗尽层电容。

当反向器的输入从逻辑1变为逻辑0时，N沟MOS管截止，电流将通过P沟MOS管对C L充电，如图5-28所示。

假设输入和输出的上升时间相同，且输入端发生跃变，则输出端电平上升到V DD/2的时间为

当反相器的输入从逻辑0跃变为逻辑1时，P沟MOS管截止，C L则通过N沟MOS管放电，如图5-29所示。其电平降到V DD/2的时间同样可表示为

可以看出，如果βn和βp相等，则上升边的延迟与下降边的延迟相同。如果N沟管和P沟管的W和L设计成相同，由于两管迁移率μ的差异，可以预计上升边的延迟将会比下降边的延迟大2到3倍。

图5-28　PMOS管对CL充电

图5-29　CL通过NMOS管放电

我们可以通过加宽晶体管的宽度使β值加大，达到提高反相器开关速度的目的，但这样做的结果是栅电容也跟着加大，从而使前一级的负载加大，所以需要全面加以考虑。

对于一个电学上完全对称的反相器，其传播延迟可以表示为

这里

(www.xing528.com)

它取决于工艺参数和电源电压。

如前所述，MOS反相器的总功耗由静态功耗和动态功耗两部分组成。CMOS反相器的静态功耗几乎为零，所以其总功耗主要决定于动态功耗。由于对C L进行充放电的一个周期能量损耗为C L V2 DD，如果C L被充电到V DD电平，f为充放电的频率，则CMOS反相器的功耗P为

图5-30根据式（5-19），表示了在不同的C L值时，每个门的功耗与频率的变化关系。

图5-30　门功耗随C L与f的变化

2.CMOS与非门

2输入端CMOS与非门也包含两个串联的N沟下拉管和两个并联的P沟上拉管，电路图见图5-31（a）。当A端与B端处于逻辑1状态时，N沟MOS管导通，而P沟MOS管截止，因而输出电压为逻辑0。如果A端与B端中有一端处于逻辑0状态，则至少有一个P沟MOS管导通和一个P沟MOS管截止，因而输出电压为逻辑1。如果A端和B端都处于逻辑0状态，则输出电压也为逻辑1。因而该电路完成了与非功能。

图5-31（b）为CMOS与非门的版图图形。此CMOS与非门同样采用双阱工艺，图中下部为两个串联的N沟MOS管，上部为两个并联的P沟MOS管；且P阱接负电源（V SS），N阱接正电源（V DD）。

3.CMOS或非门

2输入端CMOS或非门的电路图见图5-32（a）。

根据如下原理：对N沟MOS管，在栅极上加逻辑1电平时，它就导通；而对P沟MOS管，栅极加逻辑0电平时导通。读者就可以自行分析或非门功能。

由于2输入端CMOS与非门的N沟MOS两管串联，因而为了获得电学上的对称性，其N沟MOS管的沟道宽度应该加倍。而对于2输入端CMOS或非门，则应加倍P沟MOS管的沟道宽度。

当CMOS与非门及或非门的输入端数增加时，若仍要保持电学上的对称性，则串联管的沟宽要进一步加宽。在或非门中，P沟MOS管面积已经很大，如再加多输入端，会使或非门的面积更大，因此对于多输入端，宜采用与非门结构。即使采用与非门，输入端也不希望超过4个。

图5-31　2输入端CMOS与非门

a-2输入端CMOS与非门的电路图；b-2输入端CMOS与非门的版图图形

图5-32（b）为CMOS或非门的版图图形。此CMOS或非门同样采用双阱工艺，图中下部为两个并联的N沟MOS管，上部为两个串联的P沟MOS管；P阱接负电源（V SS），N阱接正电源（V DD）。

4.CMOS与或非门及或与非门

从理论上讲，任何复合门和各种组合逻辑电路都可以通过与非门和或非门构成，譬如对于有4个输入端的与或非门可以由图5-33的2个与门和1个非门构成。

但对于CMOS电路，通常采用简化方法，即将两个晶体管串（每一晶体管串有2个P沟和2个N沟晶体管）之间加以适当连接而成，如图5-34所示。如果把2个晶体管串之间的连接改在N沟之间，那就得到或与非（OR-AND-NOT）门。

5.CMOS三态反相门

三态反相门是指，输出逻辑除了为低电平和高电平外，还可得到第三态，即高阻抗态，这时输出不受输入A的影响。其电路图及逻辑符号见图5-35（a），（b）。

图5-32　2输入端CMOS或非门

a-2输入端CMOS或非门的电路图；b-2输入端CMOS或非门的版图图形

图5-33　与或非门的逻辑图

图5-34　CMOS与或非门

三态反相门由1个晶体管串和控制端S组成。当S端为逻辑1时，它如同一普通的反相器；如果S端为逻辑0，则它就处于高阻状态。三态反相门是构成各种类型电路，如多路开关、锁存器、钟控逻辑、输入输出电路等的基础。

6.CMOS多路开关

如果将上述两个三态门线与就可得CMOS多路开关。因为它们各有相反的S输入，因此在任何时候只有一个三态门起作用。其逻辑图及逻辑符号见图5-36。

采用这种由2个N沟管和2个P沟管的晶体管串来构成以上逻辑门时，可减少门的晶体管数。如CMOS多路开关，在采用通常的与非门、或非门构成时需要14个晶体管，若采用上述方法，则只要8个晶体管就够了。而更为重要的是晶体管串在版图设计时比较规则，有利于充分利用硅片的面积。

图5-35　CMOS三态反相门

a-CMOS三态反相门电路图；b-CMOS三态反相门逻辑符号

图5-36　CMOS多路开关逻辑图及其逻辑符号

7.CMOS传输门

在前面已述及，当N沟通导管充电时，输出电压有一阀值电压的压落，而对P沟通导管则在放电时输出电压有一阀值电压的压落。如果单独使用它们中的任何一种，在后一级电路的设计中必须考虑这一阀值电压压落问题。

但如果我们将一N沟MOS管和一P沟MOS管并联起来就可以解决这一问题，而成为一个几乎理想的双向开关。

图5-37　CMOS传输门

a-逻辑图；b-对电容充电时的电流变化

CMOS传输门示于图5-37（a）。从图中可以看出，两个栅极分别由逻辑信号G和¯G所驱动，G和¯G互为反相，因而在t＝0时两个MOS管同时导通。在对电容CL充电时，开始电流同时流过并联的两个管子。当输出电压达到V DD-V TN时，N沟MOS管截止，但是电流仍然可流过P沟MOS管继续对CL充电，直到输出电压完全达到V DD为止。在电容CL放电时，则时P沟MOS管首先截止，N沟MOS管仍能流过电流，因而输出电压可以进一步下降至零。这样，两种晶体管自身的不足被相互补偿了。

如果两个晶体管的β和V T相同，则在t＝0时，初始的充电电流为2I O，这里I O是V GS＝V DD时每一管子中的饱和电流。从图5-41（b）中看到，虽然在不同管子中的电流是沿着不同曲线变化，但它们的总和随电压的变化几乎是线性的。因而传输门的电阻R TG为线性，它近似等于V DD/2I O。利用N沟MOS管的饱和电流公式

可得

因而通过传输门对CL充放电的时间常数为RTGCL。

8.CMOS异或门

2输入端异或（XOR）门如图5-38，它是以传输门为基础连接而成的。其逻辑关系为

其真值表见表5-4

表5-4　异或门真值表

图5-38　CMOS 2输入端异或门

9.CMOSRS触发器

利用CMOS或非门结构及与非门结构同样可以构成RS触发器。或非门结构的RS触发器示于图5-39。其原理与N沟MOS的RS触发器是完全一样的，此处不再重复。

图5-39　CMOS或非门结构的RS触发器

10.CMOSD型锁存器

如果我们用一对互补的输入信号送入RS触发器，并由一时钟进行控制，就构成如图5-40（a）所示的单输入端D型锁存器（latch）。D是延迟（delay）的含义。图5-40（b）为其逻辑符号。

它的输出端Q的状态在时钟Φ到来时才能与输入信号一致，因此这是一种同步工作方式。这样不仅可以避免RS输入端同时为1的状态，而且数据D被时钟延迟后存入锁存器并一直保存到下一个时钟的到来，因此D型锁存器具有延迟触发和数据锁存的功能。D型锁存器的波形图示于图5-41，其真值表见表5-5。

图5-40　由与非门构成的D型锁存器（a）及其逻辑符号（b）

图5-41　D型锁存器的波形图

表5-5　D型锁存器的真值表

在CMOS电路中常采用CMOS传输门和CMOS反相器来构成D型锁存器。它由单一时钟信号控制，结构简单，占用硅片面积较小。CMOSD型锁存器的电路图示于图5-42。图中Φ和Φ¯是互为反相的时钟信号。当Φ为正时，传输门TG1导通，而TG2断开，输入数据D经TG1和反相器G1的延迟送至输出端Q¯，再经反相器G2的延迟传送至输出端Q。当Φ为负时，传输门TG1断开，而TG2导通，Q端的信息经TG2及G1和G2延迟再反馈回来，使信息得以保持。

图5-42　CMOSD型锁存器电路图

D型锁存器是MOS集成电路中用来暂时存储数据信息的基本单元。除上述电位触发的D型锁存器外，还有脉冲边沿触发的D型锁存器等，在此不一一详述。

三、双极型电路信号与MOS电路的比较

在比较双极型电路与MOS电路之前，必须注意，这两种类型晶体管的基本特性有很大的差别。

（1）BIT管输出电流IC为常数时的电压VCE（约300mV）仍很小，而MOS管输出电流IDS接近常数时的电压VGS-VT要比VCE大得多。

（2）BJT管输出电流随输入电压上升的变化比MOS管的快得多。对BJT管而言，IC∝exp（qVBE/kT），而MOS管的IDS∝（VGS-VT）2

以上两种差别也可以从图5-43中看出。

图5-43　BJT管与MOS管特性上的重大差别

a-输出特性；b-转移特性

（3）BJT管存在基极电流。双极型集成电路的一个优点是在高速时对电容负载具有较强的电流驱动能力，虽然由于双极型晶体管的电荷储存效应会增加延迟。另一优点是它较为“皮实”，在恶劣的工作环境下它比起MOS集成电路有较高的可靠性。而MOS晶体管是依靠一层非常薄的栅氧化层作为绝缘层，在过量的尖脉冲电压的作用下它很容易被破坏。双极型晶体管的一个缺点是要求有输入（基极）电流，这使双极型集成电路的形式较为复杂，如要采用电阻等；另一缺点是有相对较大的功耗。双极型集成电路中，每一个门电路的功耗将最终限制芯片的集成度。假设一个双极型门电路的功耗为200μW，如果芯片上有5000个门电路，那总功耗就会达到1W，要散掉如此大的热能，就要求有有效的封装方法。

MOS集成电路具有功耗低，结构简单，因而集成度可显著加大等优点。

现把上述的各种不同的电路类型作一简要总结：

（1）TTL电路具有中等的速度，其门延迟小于1ns，可靠性很高，但由于功耗的问题一直被限制在大规模集成（LSI）的水平。

（2）STL电路具有中等的速度，但有较高的集成度和较低的功耗，因而可以达到超大规模集成（VLSI）的水平。

（3）ECL电路速度最快，内部门延迟可以小于100ps（1ps＝1×10-12 s），但由于每一门有相对高的功耗，因而每一芯片中只能具有几千门。ECL集成电路是目前最快的电路，常被用于高速的中央主机中。

（4）NMOS电路具有较高的速度，内部门门延迟小于1ns。门电路的尺寸很小，很适宜于超大规模集成（VLSI），它的缺点是静态功耗比CMOS的大，因而其应用受到限制。

（5）CMOS集成电路具有较高的速度。如采用多层布线时，门电路的尺寸可以很小，采用单层布线时，其尺寸不如NMOS那样紧凑。CMOS的最大优点是静态功耗为零，使其成为VLSI产品中的佼佼者。随着尺寸越来越小，速度越来越快，CMOS电路的集成度最终将被动态功耗所限制。

在比较不同电路类型时需要考虑的因素很多，其中最为重要的是速度、功耗和电路的物理尺寸（即所占硅片的面积）。可以用两个有值来比较不同的电路类型：

（1）功耗-延迟乘值P AV（t p，HL+t p，LH）。功耗与延迟的乘积为能量，因而它是能量的一种度量，此值越低越好。其单位常采用pJ（1pJ＝10-12 J）。

（2）每单位平方厘米最大的门数与最大工作频率的乘值。它是芯片用作信息处理时效率的量度，此值越高越好。

不同电路类型的功耗-延迟图见图5-44。从图中可以看出不同的电路类型在功耗-延迟图中所处的大致区域，其斜线对应于功耗-延迟值为常数。此图仅作为一种参考，随着工艺技术的发展，图中所占区域范围会有变化。

图5-44　不同电路类型的功耗-延迟图

四、BiCMOS电路

我们已经知道，CMOS的优点是可以达到高集成度以及具有低功耗，但是它的缺点是电流驱动能力低，因而在驱动较大的电容负载，如时钟线、控制信号线等时，就有较大的延迟，这会使整个芯片的工作速度慢下来。有人提出把双极（bipolar）技术和CMOS技术结合起来构成BiCMOS电路，它是利用BJT管较大的驱动能力来减小延迟的。

一种基本的BiCMOS反相器示于图5-45。它是在CMOS反相器的基础上，增加了两个电阻R1和R2，以及两个NPN晶体管。当电路的输入端处在稳态1或0时，两个双极型晶体管都处于关断状态，这时没有电流流过两个电阻，因而在基极和发射极之间没有压降。然而，当输出端从0变为1时，驱动CL的电流流过R1时就产生一个压降使T1导通，这时对CL就提供了一个附加的驱动电流，因而比通常的CMOS电路的充电更快；当CL完全被充电后，由于VBE下降，T1被关断。CL放电时的情况类同，只在一个很短的时间内，T2导通。因此如同CMOS那样，此反相器没有静态功耗。

图5-45　BiCMOS反相器

BiCMOS技术可以改进VLSI电路的速度，其代价是增加了工艺步骤及加大了制造成本，因而使其应用受到限制，但是在高频的数字-模拟混合集成电路中仍有着不可忽视的地位。

小　结

1.掌握门电路的逻辑功能及电气特性，是正确使用数字集成电路的基础。

2.当输入电压从高电平变化到低电平时，输出电平要经过一个上升时间才能达到稳定的高电平；同样，当输入从低电平变化到高电平时，输出电平要经过一个下降时间才能达到稳定的低电平。我们把电平从稳定状态高电平时的10%转变到高电平90%所需的时间定义为上升时间t LH；反之把电平从高电平的90%转变到高电平的10%时所需的时间定义为下降时间t HL。

3.传播延迟被定义为当输入电平和输出电平各达到总电平的50%时两者之间的时间差。

4.电路的功耗有两种成分，一种是静态功耗，另一种是动态功耗。静态功耗取决于电路处于稳定的逻辑状态时的电流，动态功耗则取决于在逻辑状态发生变化的过程中额外的那部分交流电流。

5.芯片尺寸不仅影响成本，还会受到管壳容积的限制，因此应尽可能采用最小的工艺尺寸来减小芯片面积。

6.晶体管-晶体管逻辑TTL（transistor-transistor logic）门是双极型数字电路中一种最常见的标准产品。

思考与练习

1.如何区分数字信号和模拟信号？

2.传播延迟、上升时间和下降时间是如何定义的？并在波形图上说明。

3.电路的功耗包括哪些成分？

4.画出最简单的TTL与非门，或非门及反相器的电路图，并画出其逻辑符号。

5.画出CMOS与非门，或非门及反相器的电路图。

6.使用CMOS技术设计一个CMOS与或非门。

7.设计一个与非门构成的D型锁存器，并画出其电路图。