深入探析双极型数字集成电路

一、双极型晶体管的开关特性

共发射极双极型晶体管可作为开关，它的电路如图5-5（a），其近似的大信号模型如图5-5（b），传输特性（即输入与输出的关系）见图5-5（c）。

图5-5　双极型晶体管的开关特性

当输入电压V IN小于300mV时，晶体管处于关断状态，集电极电流可以忽略，RL上没有电压降，因而输出电压V OUT＝VCC。而当输入电压V IN上升到0.6V时，集电极电流快速上升，这时晶体管处于导通状态，输出电压迅速下降。在这一电压范围内，基极电流（为IC/β）也同样快速增大。为了防止基极电流过大，最大的直流电压必须限制在0.7V左右。

可以用图5-6来分析晶体管的开关特性，图中把负载线（其斜率为1/R L）同时画在晶体管的I CV CE曲线上，它比图5-5（b）的简单模型有更精确的传输特性，而且可以看出晶体管具有饱和特性。即当V IN增加时，工作点从P点移到Q点，Q点的V CE值就固定在集电极饱和电压V sat上，如再增加V IN，V sat也不再变化。V sat的典型值约为200mV。

图5-6　双极型晶体管作为开关时的图解分析

二、饱和型与非饱和型双极型数字集成电路

双极型的数字集成电路可以分成两类：饱和型与非饱和型。典型的饱和型双极集成电路为晶体管-晶体管逻辑（TTL），非饱和型的是发射极耦合逻辑（ECL）。它们的区别在于电路工作时双极型晶体管是否饱和。

当晶体管饱和时（处在图5-6的Q点时），基极-发射极电压V BE变得比集电极-发射极电压V CE还大。对于NPN结构晶体管来说，两个PN结都成为正向偏置，且基极端变为最正端。由于发射结和集电结都向基区注入电子，正常的晶体管效应消失，集电极电流被限制在对应的Q点，而不再受基极电流或电压的控制。

将晶体管驱动在饱和状态的一个优点是，饱和时的集电极电流与双极型晶体管本身的特性无关，不再受晶体管参数的制造容差特别是β值容差的影响。但它的缺点是晶体管的关断速度慢。因为饱和时两个结都注入电子到基区，因而基区中的电子浓度比正常情况下要大很多。要将存储在基区中的电子都移走需要时间，这一时间称储存时间（storage time）。因而对于处在饱和状态的电路，其关断时间就固有地要长。

非饱和型电路的储存时间短，因而常用于高速双极型集成电路，但对制造容差特别是β值容差提出了较高的要求。

三、晶体管-晶体管逻辑（TTL）门

1.TTL与非门

晶体管-晶体管逻辑TTL（transistor-transistor logic）门是双极型数字电路中一种最常见的标准产品。其2输入端TTL与非（NAND）门电路图及其逻辑符号见图5-7。它包括两个晶体管T1和T2。T1有两个N+发射区，但共有一个P型基区。T2是一个开关，当它处于OFF时，输出端等效为逻辑1，当处于ON时，T2上的V CE为V sat，输出端电压等效为逻辑0。

图5-7　2输入端TTL与非门

a-电路图；b-逻辑符号

输入端A和B通常连接到前级门的输出端，因此它们是通过前级的R2与VCC相连，或在前级门T2管导通时与地相连。

首先分析当B端处于逻辑1时，A端的变化和输出端状态之间的关系。

若A端也为逻辑1状态，电流流过R1、T1的基极-集电极结以及T2的基极-发射极结，如图5-8（a）。T1的集电极在这种条件下就如同发射极，而A端的发射极就如同集电极，因T1处于饱和状态，流过A端的电流取决于前级的R2值。A端的输入电压就是T1电压V sat与T2的基极-发射极电压之和，它近似等于（0.2+0.6）V。当T2导通时，电流流过本级的R2，因而输出V OUT处于逻辑0状态。

当A端改为逻辑0状态时，电流的流向如图5-8（b）在这种条件下，A端的电压无法使电流流过T1的基极-集电极结和T2的基极-发射极结，因而T2处于关断状态。T1的基极电流转而通过A和S1到地，同时通过S1到地的电流还有前级从R2到地的电流。由于T2被关断，因而输出处V OUT上升为逻辑1。

如果考虑B端处于逻辑0状态，那么T1基极电流会流经B流到地。无论A端处于1或处于0状态，T2都处于关断，因而输出电压为逻辑1状态。

图5-8　包括前级和负载时TTL电路的电流图

a-当A＝B＝1时，F＝0；b-当A＝0，B＝1时，F＝1

这一电路实现了与非功能，即A和B端任一个处于逻辑0或两者都处于逻辑0时，输出为逻辑1；只有在A端和B端都为逻辑1时，输出才为逻辑0。其逻辑表达式为其真值表见表5-1。

表5-1　与非门真值表

以上原理同样适用于多发射极的TTL电路。

2.TTL或非门

TTL的2输入端或非（NOR）门电路图及其逻辑符号见图5-9。它有两个反相器T1和T2并联起来而构成，实现了或非功能，即其真值表见表5-2。

表5-2　或非门真值表

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3.TTL与或非门

如把AND门和NOR门组合起来，可以构成TTL与或非（AND-OR-NOT）门，如图5-10。

图5-9　2输入端TTL或非门

a-电路图；b-逻辑符号

图5-10　TTL与或非门电路图

TTL逻辑门除了以上描述的基本结构外，还可以有许多种变异方案。例如，可以用二极管来替代R2，或者在电路中添加二极管等。

以上电路都用于芯片内部级，对于输出级则要采用推挽式TTL驱动电路。

四、肖特基晶体管-晶体管逻辑门

如前所述，在双极型数字集成电路中，要取得较高的开关速度就要防止晶体管处于饱和状态。有一种电路称为肖特基晶体管-晶体管逻辑STTL（Schottky TTL）电路，它是在TTL门NPN晶体管的基极与集电极之间加上1个肖特基二极管，称为肖特基箝位晶体管。图5-11是肖特基箝位晶体管符号和STTL与非门的电路图。

图5-11　肖特基晶体管-晶体管逻辑门

a-肖特基箝位晶体管符号；b-与非门电路图

肖特基二极管的I-V特性类似与通常的PN结，但它的电流I s比起具有同样面积的PN结要大几个数量级，而且其正向压降在0.35V左右，比通常PN结的0.6V要小。

一般晶体管深饱和时，其基极-集电极结成为正向，其正向电压约为0.6V。加上肖特基二极管D后，晶体管虽然仍处于饱和但基极-集电极的正向压降会下降到0.35V左右，晶体管就不再进入深饱和，因而可以称这种Schottky TTL门为抗饱和型逻辑门。其改进型为STL（Schottky transistor logic）。STTL和STL门的开关速度都比TTL门要快得多。

五、发射极耦合逻辑（ECL）门

1.双极型差分放大电路

真正可以防止晶体管进入饱和状态的电路称为发射极耦合逻辑ECL（emitter coupled logic）电路。它是基于差分放大的原理，其电路图示于图5-12。

图5-12　双极型差分放大电路图

在此电路中，由于CCE为恒流元件，它可以是一个晶体管或者一个高阻值的电阻。如果V A和V B相等，且电路具有相当好的对称性，则IO在两个支路中的分电流相等，因而V P和V Q也相等。但当V A＞V P时，左支路中的电流将上升，而右边支路中的电流则下降，因而使V Q增加，V P下降。当（　V A-VB）≥+（近似为100mV）时，则所有电流将流过左支路，因而V Q→VCC，而V P→（VCC-I O RL）；反之当（　V B-VA）≥+时，所有的电流将流过右支路，使V Q→（VCC-I O RL），因而V P→VCC。定义输出为VCC时为逻辑1，输出为（VCC-IO RL）时为逻辑0，因而只要加在两个输入端的电压差绝对值大于等于100mV时，就可使输出端的逻辑电平变为0或1。双极型差分放大电路的传输特性如图5-13所示。

图5-13　传输特性

2.ECL或非门

2输入端ECL或非门的原理图如图5-14所示。从图中可以看出它采用RS作为恒流元件，流经RS的电流为I O。通常可用一个晶体管来代替RS。右支路上有一晶体管，其基极有固定的直流电压V REF，左支路有两个并联的晶体管，其基极端分别为A和B。如果A端和B端都为低电平（即逻辑0），则几乎所有的I O电流都流过T3，在左支路TL上几乎没有电压降，因而输出F是高电平（即逻辑1）。如果A端或B端，或A、B端都为高电平时，则电流转向左支路，输出F变为低电平（即逻辑0），因而F实现了或非（NOR）功能，即，其真值表与表5-2相同。

通常ECL电路还给出了以相反的输出端，它实现A和B的或功能，即＝A+B。

一个完整的ECLNOR门电路见图5-15。从图中可以看出，在输出端F和都加上一低阻抗的发射极跟随电路，使其能驱动较大的负载；此外，所加的电源通常为0和-V SS。

图5-14　ECL或非门的原理图

图5-15　一个完整的ECL或非门电路

虽然ECL电路的开关速度特别快，但它需要保持一定的IO和IREF值，因而有较大的功耗，通常为几百微安每门。

还有其他类似于ECL的非饱和型开关电路，如电流模式电路CML（currentmode logic），在此不一一讨论。