IC制作工艺之电阻、电容、电感和互连线制作

一、集成电阻

在双极集成电路中用最多的是基区扩散电阻，其薄层电阻R SB＝100～200Ω/□，阻值范围在50Ω～50kΩ，电阻精度ΔR/R≤±20%，温度系数　＝2000×10-6/℃（T0为参考温度）。

此外，还有以下几类电阻：

（1）低阻类电阻，如发射区扩散电阻（薄层电阻R SE≈5Ω/□），埋层电阻（薄层电阻R S，BL≈20Ω/□）；

（2）高阻类电阻，如基区沟道电阻（薄层电阻R SB1＝5～15kΩ/□），外延层电阻（薄层电阻R S，epi≈2kΩ/□）；

（3）高精度电阻，如离子注入电阻（薄层电阻R SI≈0.1～20kΩ/□，常用范围为1～4kΩ/□），薄膜电阻（薄层电阻R SF≈10～400Ω/□）。

在MOS集成电路中除了扩散电阻外，还有多晶硅和MOSFET形成的电阻。

下面分别对这些电阻加以介绍。

1.基区扩散电阻

（1）基区扩散电阻的结构和设计。

这类电阻器是利用集成晶体管的基区扩散层做成的，其典型结构如图4-18所示。图中N型外延层接电路的最高电位，或接至电阻器两端中电位较高的一端。因为衬底接电路的最负电位，这样，R+与另一R-之间就形成了一个独立的电阻器。

图4-18　基区扩散电阻示意图

a-工艺复合图；b-AA横截面积

这类电阻器的阻值粗略估算为

式中R S为基区扩散层的薄层电阻，L，W分别为电阻器的宽度和长度。因为基区扩散层的薄层电阻由NPN管的设计决定，所以基区扩散电阻的设计，就是在一定的薄层电阻R S下，根据R的阻值及精度要求来确定电阻的几何图形（W，L）或“方数（L/W）”与“条宽W”。

（4-1）式是一个长方形导电薄层的电阻计算公式，实际的基区扩散电阻的图形并不是这么简单，而是有引出端，大电阻还有拐角，基区杂质的横向扩散会引起电阻条宽的增大等等，因此要根据实际情况加以修改。

①端头修正。

因为在端头处电力线弯曲，而从引线孔流入的电流，绝大部分是从引线孔正对着电阻条的一边流入的，从引线孔侧面和背面流入的电流极少，因此在应用（4-1）式计算端头处的电阻值时需要引进一些修正，称之为端头修正。在端头修正常常采用经验的方法，并引入端头修正因子k1表示整个端头对总电阻方数的贡献。图4-19给出了不同的电阻条宽和端头形状的端头修正因子。k1＝0.5方，表示整个端头对总电阻的贡献相当于0.5方，对于大电阻L≫W，端头修正因子k1可忽略不计。

图4-19　不同电阻条宽和端头形状的端头修正因子

②拐角修正因子。

图4-20　拐角修正

图4-21　基区扩散电阻的横截面

对于一些大电阻，为了充分利用芯片面积或布图方便，常常将它们设计成图4-20所示的折叠形式，但在其拐角处电力线是不均匀的。实测表明，对于图4-20所示的直角弯图，每个拐角对电阻的贡献相当于0.5方即拐角修正因子k2＝0.5方。

③横向扩散修正因子。

横向扩散修正因子m主要考虑以下两个因素：

a.由于存在横向扩散，所以基区扩散电阻的实际横截面如图4-21所示，在表面处最宽，表面处基区扩散宽度W S为

W S≈W+2×0.8x jC

而其侧向扩散区近似为以x jC为半径的圆柱体的1/4。

b.杂质浓度在横向扩散区表面与扩散窗口正下方的表面区域不同，其浓度由扩散窗口处的N S（≈6×1018 cm-3）逐步降低到外延层的杂质浓度N epi（≈1015-1016 cm-3）。如果假定横向扩散区的纵相杂质分布与扩散窗口正下方相同，则对于基区扩散电阻，其有效宽度W eff可表示为

即横向扩散修正因子m＝0.55。

在考虑了端头、拐角及横向扩散三项修正后，基区扩散电阻的计算公式为

当L≫W时，可不考虑k1；当W＞＞x jC时，可不考虑横向修正m。此时

式中，n为拐角数目。

④薄层电阻值R S的修正。

一般情况下，基区薄层电阻值RS是在硼再分布以后测量的，以检测扩散工艺的质量。但是，基区扩散后还有多道高温处理工序（如氧化、扩磷等），所以杂质会进一步往里推进，同时表面的硅会进一步氧化，所以作成管子后，实际的基区薄层电阻值R Sa，比原来测量的R S高，经验公式为

式中，Ka为一常数，可由实验来确定，一般在1.06～1.25之间。

（2）基区扩散电阻最小条宽W R，min的设计。

基区扩散电阻图形的设计，实际上是在已知阻值R和工艺参数（基区扩散薄层电阻R S、结深x jC）的条件下，设计电阻的最小条宽和形状。

基区扩散电阻最小条宽的设计受到三个限制：由设计规则决定的最小扩散条宽W R，min，由工艺水平和电阻精度决定的最小电阻条宽W R，min和由流经电阻的最大电流所决定的最小电阻条宽W R，min。在设计电阻最小条宽W R，min时，应取三者中最大的一种。下面分别对它们作简单的介绍。

①设计规则决定的最小扩散条宽W min。

设计规则是从工艺中提取的、为保证一定成品率而规定的一组最小尺寸，这些规则主要考虑了制版、光刻等工艺可实现的最小线条宽度、最小图形间距、最小可开孔、最小套刻精度等。所以在设计扩散电阻的最小扩散条宽时，必须符合设计规则。

②工艺水平和电阻精度要求所决定的最小电阻条宽W R，min。

在制造基区扩散电阻的工艺过程中，会引入随机误差，可由（4-1）式

进行估算。根据误差理论，有

在目前的工艺条件下，（ΔR S/R S）可控制在±（5～10）%以内，ΔW，ΔL主要来自制版、光刻的随机误差。在实际工艺中一般ΔL＝ΔW，对于大阻值电阻，L＞＞W，所以可忽略ΔL/L，于是有

式（4-7）表明，电阻值的精度要求（ΔR/R）和工艺控制水平（ΔW），对扩散电阻的最小条宽W R，min提出了要求。例如，假设工艺控制水平可使│ΔW│＝1μm，要求由线宽变化（ΔW）所引入的电阻相对误差│η│≤10%，则要求电阻的最小条宽W R，min为

如果电阻精度要求不高，│η│＝20%，而│ΔW│仍为1μm，则由线宽变化所要求的电阻最小条宽就可降为5μm。

由以上的讨论可见，要提高电阻值的精度，可选取较大的电阻条宽W，但为保证一定的阻值，电阻的长度L必然增加，导致芯片面积和寄生电容增加，所以对电阻精度的要求应折中考虑。

虽然扩散电阻的相对误差（ΔR/R）较大，一般在±（10～20）%，但在采取一定措施后，可使电阻间的匹配误差较小。根据误差理论，电阻R1和R2的匹配误差可表示为

如果我们将要求匹配误差很小的有关电阻做在同一个隔离岛上，相互紧挨着，并使它们的条宽相等、方向相同、甚至做成一个扩散条，而在中间做引出端将它们分为两个电阻（如图4-22所示）。由于在一般情况下相邻两电阻的薄层电阻的变化（ΔR S/R S）和线宽变化（ΔW）是相等的，即

（ΔR S1/R S1）≈（ΔR S2/R S2），ΔW1≈ΔW2

图4-22　要求匹配的电阻图形结构

所以

当W1＝W2时，两电阻比精度可做得很高，最小可达±0.2%以内。

③流经电阻的最大电流决定的W R，min。

扩散电阻与分立电阻一样，也有功耗的限制。对于扁平封装或TO型封装的集成电路，在室温下要求电阻的单位面积最大功耗为

电阻单位面积的功耗为

即P A，max对电阻的最小条宽W R，min和单位电阻条宽可流过的最大电流I R，max有一个限制。由（4-11）式可得电阻最小条宽

式中：W R，min的单位为μm；R S的单位为Ω/□；I的单位为mA；P A，max的单位为10-6 W/μm2。

以上分析对电阻最小条宽的三种限制，在设计扩散电阻的最小条宽时，应取其中最大的一个。

（3）基区扩散电阻的温度系数TCR。

典型的基区扩散电阻TCR-RS关系如表4-6所示。

表4-6　基区扩散电阻TCR-RS关系

如果电路的某些特性取决于电阻的比值，则电阻比的温度系数可以降低到0.2%/℃（200×10-6/℃）。因为此时两电阻的基础特性参数都相同，电阻比只取决于两电阻的L/W之比。这再次表明，在设计集成电路时，应尽量采用电路特性只与电阻比有关的电路形式。

2.其他常用的集成电阻器

（1）发射区（磷）扩散电阻。

由于发射区扩散层的薄层电阻较小，其R SE＝2～10Ω/□，所以只能做小电阻。

图4-23　发射区扩散电阻结构图

a-顶视图；b-横截面图

发射区扩散电阻可以有两种结构。一种是直接在外延层上扩散N+扩散层，如图4-23所示。这类电阻需要一个单独的隔离区，由于外延层的电阻率远高于N+扩散层，所以外延层电阻对发射区扩散电阻的旁路作用可忽略不计。这种结构的发射区扩散电阻不存在寄生效应，所以不需要隐埋层。另一种发射区扩散电阻的结构如图4-24所示，这类发射区扩散电阻可与其他电阻做在一个隔离岛上，但发射区扩散电阻要做在一个单独的P型扩散区中，并如图中所示，要使三个PN结都处于反偏。由于这种结构有寄生PNP效应，所以需要隐埋层。

图4-24　和其他电阻共用一个隔离区的发射区扩散电阻

a-顶视图；b-AA横截面图

图4-25　发射区扩散电阻作“磷桥”

a-顶视图；b-横截面图

发射区扩散电阻主要用来做小阻值电阻和连线交叉时作“磷桥”用（如图4-25所示），其电阻值的计算方法和基区扩散电阻类似。

（2）隐埋层电阻。

隐埋层的薄层电阻R S，BL＝20Ω/□，比较小，所以用来做小电阻。特别便于做与晶体管集电极相连的小电阻，其结构如图4-26所示。这时整个电阻R为

R＝R1+R2+R3

其中R2就是隐埋层电阻，其计算方法与计算集电极串联电阻的方法相同。

由于影响隐埋层电阻的工艺因素太多，且不易精确控制，所以隐埋层电阻的精度较差。

（3）基区沟道电阻。

基区沟道电阻的结构如图4-27所示，它是在基区扩散层上在覆盖一层发射区扩散层，利用两次扩散所形成的相当于晶体管基区的部分作为电阻的，所以称为基区沟道电阻。

其特点如下：

①薄层电阻R S较大，所以可以用小面积制作大阻值的电阻。基区沟道电阻的薄层电阻R S为NPN晶体管的有效基区的薄层电阻R SB1；

②电阻R是电阻两端外加电压V R的函数，当V R很小时，R≈const；

③由于特点②，所以基区沟道电阻只能用于小电流、小电压情况，多数用作基区偏置电阻或泄放电阻；

④基区沟道电阻的精度很低，因为它没有独立控制因素，而完全由NPN管的基区宽度W B决定，其电阻值的相对误差ΔR/R＝±（50～100）%；

图4-26　隐埋层电阻的结构和应用

⑤由于有大面积的N+P结，所以寄生电容较大；又因为其薄层电阻R SB1较大，所以基区沟道电阻的温度系数较大，为0.3%～0.5%/℃。

图4-27　基区沟道电阻结构示意图

a-工艺复合图；b-横截面图

基区沟道电阻的阻值计算仍可利用（4-1）式

式中的L为N+扩散区的长度。在N+扩散区覆盖外的P区的薄层电阻R SB很小，这部分P区的阻值比基区沟道电阻小1～2个数量级，故可忽略不计。

（4）外延层电阻（体电阻）。

外延层电阻的结构如图4-28所示，它是直接利用外延层做成的电阻，两端的N+扩散区是电极的接触区，故又称为“体电阻”。由图可见，它不存在寄生PNP效应，故不需要隐埋层。

此类电阻有以下特点：

①外延层的薄层电阻较大（R S＝ρepi/T epi），所以可以做高阻值电阻。

②可承受较高的电压，因为其击穿电压为隔离结击穿电压，所以BV CSO较高。

③在阻值设计时，要注意横向修正，即电阻宽度W应是扣除隔离结横向扩散后电阻区的实际宽度，如图4-29所示的那样。

假设横向扩散量≈X jI≈T epi（XjI为隔离结扩散结深），隔离结结面为1/4圆柱面，则

图4-28　外延层电阻结构图

图4-29　外延层电阻的横截面积

④电阻的相对误差ΔR/R大，约为±（30～50）%。这是因为电阻值的控制主要是通过外延工艺（决定ρepi和T epi）和隔离扩散工艺（决定X jI）来进行的，这两道工艺本身就较难控制，况且后续工艺对外延层电阻阻值的影响也较大。

⑤电阻的温度系数TCR较大，且TCR与外延层杂质浓度N epi有关，其关系如表4-7所示。

表4-7　电阻的温度系数TCR与外延层杂质浓度Nepi的关系

如果在外延层上在覆盖一层P型扩散层，就可做成更高阻值的电阻，即外延层沟道电阻（如图4-30所示），其结构与基区沟道电阻类似。此时其阻值R为

式中：R′S为沟道区薄层电阻；L′为P型扩散区长度；W为外延层宽度。(www.xing528.com)

（5）离子注入电阻。

离子注入电阻的结构如图4-31所示，它是在外延层上注入硼离子形成电阻区，在电阻区的两端进行P型杂质扩散，以获得欧姆接触，作为电阻的引出端。

离子注入电阻具有以下特点：

①薄层电阻R S的可控制范围较大，为0.1～20kΩ/□，所以可以做的阻值范围较大。由于R S可由注入条件精确控制，因此电阻的精度较高，常用来做大阻值的精密电阻。

图4-30　外延层沟道电阻结构

a-工艺复合图；b-横截面图

图4-31　硼离子注入电阻结构示意图

②由于离子注入工艺横向扩散较小，离子注入电阻的实际尺寸W，L可由注入掩膜窗口精确确定。

③电阻的温度系数TCR与退火条件及RS等有关，所以可以控制，当在注硼区再注入氩离子时，其温度系数可降至100×10-6/℃以下。

离子注入电阻的缺点是由于注入结深x j较小（0.1～0.8μm），所以注入层的厚度受耗尽层的影响较大，导致电阻的阻值随电阻两端电压的提高而增大。

二、MOS集成电路中常用的电阻

1.多晶硅电阻

在硅栅MOS电路中常用多晶硅电阻，其结构如图4-32所示（图中打斜线的部分为氧化层）。

这类电阻的阻值为

式中，L D为源、漏扩散时向电阻区的横向扩散量。用扩散掺杂法制作的这类电阻精度不高，主要用来作存储器存储单元的负载电阻，它要求高的阻值，但允许阻值有较大的偏差；若用离子注入掺杂工艺，则电阻的精度可以提高。

图4-32　多晶硅电阻

2.用MOS管形成电阻

在MOS电路中经常使用MOS管形成的电阻，它所占的芯片面积要比其他电阻小很多，但它是一个非线性电阻。由MOSFET的特性知，它的非饱和区大信号沟道电阻为

在V DS很小时，可得到

R C＝［2k（V GS-V）］-1

三、集成电容

在集成电路设计中应尽量避免使用电容器，因为集成电容器的单位面积电容量C A比较小，而电容量C＝A·C A，所以为达到一定的电容量，就要有较大的面积A。例如，做一个30pF的MOS电容，要占0.1mm2的芯片面积，而一个最小面积晶体管（加上隔离框）所占的芯片面积约为0.01mm2，更何况一个MOS管所占的芯片面积更小。

1.双极集成电路中常用的集成电容器

在双极集成电路中，常使用的集成电容器有反偏PN结电容器和MOS电容器。

（1）反偏PN结电容器。

PN结电容器的制作工艺完全和NPN管工艺兼容，但其电容值做不大。相对而言，发射结的零偏单位面积电容C jA0大，但击穿电压低，约为6～9V；集电结的零偏单位面积电容C jA0小，但其击穿电压高，大于20V。

图4-33　发射区扩散层-隔离扩散层-隐埋层PN结电容结构

a-横截面图；b-等效电路

如要提高PN结零偏单位面积电容C jA0，可采用如图4-33所示的发射区扩散层-隔离扩散层-隐埋层结构，这种结构的电容器实际是两个电容并联，所以零偏单位面积电容C jA0大，但由于存在P+N+结，所以击穿电压只有4～5V。另外，由于隔离（衬底）结的面积较大，所以C jS也较大，为了减小C jS的影响，应降低所使用结上的反偏压，使结电容提高，并尽量提高衬底结的反偏，以提高C/C jS的值。

（2）MOS电容器。

①MOS电容器的结构。

双极集成电路中常用的MOS电容器结构如图4-34所示。他的下电极为N+发射区扩散层，上电极为铝膜，中间介质为薄SiO2，厚度大于1000Å，所以这层介质对工艺的要求较高，一般需要用额外的工艺来制作，其他工艺与NPN管兼容。

由半导体物理知，在一般情况下MOS电容器的电容值CMOS和电容器两端的电压V MS以及下电极掺杂浓度有关。

实验表明，当下电极用N+发射区扩散层，且掺杂浓度N≈1020/cm3时，只要氧化层厚度t ox＞0.1μm，就可以认为这类电容器的电容值C MOS与工作电压及信号频率无关。所以

②MOS电容器的特点。

a.单位面积的电容值C A较小（C A＝3.1～6.2×10-4 pF/μm2），所以占用的芯片面积较大。例如，在氧化层厚度t ox＝0.1μm时，C A≈3.45×10-4 pF/μm2，所以做一个30pF的电容，其占用的芯片面积为A＝C/C A≈0.1mm2。

b.击穿电压较高，BV＞50V。其BV＝E B t ox，其中E B为SiO2的击穿电场强度，约为（5～10）×106 V/cm。所以，在t ox＝0.1μm时BV＝50～100V（因氧化层质量而异）。

图4-34　MOS电容器

c.温度系数TCR小，TCR≈20×10-6/℃。这是因为温度的变化只对耗尽层电容C d有影响，而C d在总的MOS电容中所占的比例太小。

d.当下电极用N+发射区扩散时，MOS电容的电容值基本上与电压大小即电压极性无关。

e.单个MOS电容的误差ΔC/C较大，约为±20%；但两个MOS电容间的匹配误差可小于±10%。

f.MOS电容有较大的寄生电容C jS，所以其C MOS/C jS较小。增加衬底的反向偏压可提高此比值。

2.MOS集成电路中常用的MOS电容器

（1）感应沟道的单层多晶硅MOS电容器。

此电容器结构如同4-35（a）所示（图中打斜线的“C”区为MOS电容器），它是以栅氧化层作为介质，多晶硅为上电极，衬底为下电极。通常“C”区下衬底的表面感应沟道，与扩散区S相连。这个电容的电容值是电容两端所加电压的函数，是个非线性电容，常用在自举电路中，如图4-35（b）所示。

图4-35　感应沟道的单层多晶硅MOS电容

（2）双层多晶硅MOS电容器。

双层多晶硅MOS电容器的结构如图4-36所示，它做在场氧化层上，电容的上下电极（掺杂多晶硅）通过场氧化层与其他元件及衬底隔开，所以是一个寄生参量很小的、以薄氧化层为介质的固定电容。只要能精确控制所生长的氧化层介质的质量和厚度，就可得到精确的电容值。其电容值的大小为

图4-36　双层多晶硅MOS电容器

四、集成电感

在集成电路开始出现以后很长一段时间内，人们一直认为电感是不能集成在芯片上的。因为那时集成电路工作的最高频率在兆赫兹量级，芯片上金属线的电感效应非常小。现在的情况不同了，首先，近20年来集成电路的速度越来越高，微波和毫米波单片集成电路（MMICs和M3 ICs）已经有了很大的发展，芯片上金属结构的电感效应变得越来越明显。芯片电感的实现成为可能。其次，半绝缘GaAs衬底，高阻Si衬底（Si/Ge-HBT），挖去衬底的空气桥型的金属结构使电感元件获得了有用的品质因数。

在微波频段，片上电感可以按集总元件的形式加以实现。

1.集总电感

集总电感可以有以下两种形式：

①图4-37所示的单匝线圈。

②圆形、方形或其他螺旋形多匝线圈。

假定，衬底足够厚（＞200μm），由空气桥组成的单匝线圈电感值由下式给出：

图4-37　单匝线圈版图

式中，a为线圈半径，单位为μm；w为导线宽度，单位为μm。

多匝螺旋形线圈能做到比单匝线圈更高的电感值。厚衬底空气桥螺旋形线圈简单，其相当精确的计算公式如下：

式中，r i为螺旋的内半径，单位为μm；r o为螺旋的外半径，单位为μm；N为匝数。

电感的电阻R可采用与互连线电阻同样的方法进行计算。但在频率超过2GHz时，必须考虑趋肤效应。

同电容一样，芯片电感的最高工作频率受其自谐振频率f0的限制。电感的自谐振频率f0依赖于电感值L和总的寄生电容C。厚衬底上单匝线圈的电容基本上就是导线的电容，其值一般不超过50fF。因此，单匝电感的自谐振频率可以超过35GHz。多匝螺旋形线圈与单匝线圈相比，寄生电容的影响更大。与仅通过做一空气桥将内环连到外部的紧贴表面螺旋形线圈（εreff＝7）相比，空气桥螺旋形线圈（εreff＝1）的寄生电容小得多，有可能减少到20fF。因此，大约1nH的电感上甚至能实现超过30GHz的自谐振频率。

调谐放大器和振荡器的工作频率必须控制在百分之几的误差范围内，由于没有足够精确的公式计算集总电感的所有参数，所以为了达到设计目标，最可靠的方法是尽可能地使用具有精确模型的库元件。而此方法的前提是必须要成系列的电感库元件可用。设计和提取电感模型属于工艺开发的一项基本工作。

2.传输线电感

获得单端口电感的另一种方法是使用长度l＜λ/4波长的短电传输线（微带或共面波导）或使用长度在λ/4＜l＜λ/2范围内的开路传输线。开路传输线有一个好处：其长度能通过切割来调整。由传输线构成的电感的优点是它们的电感值能够精确地计算出来。

此外，还可以用一小段高阻抗金属线实现很小L值的双口电感。在一个平衡电路中，也能用两个独立电感来实现双端口电感，其中一个电感的头连接到另一个电感的尾，其公共节点接地。

通常键合线的电感被认为是无用的寄生参数。事实上，也可以利用它们来提高高频或高速电路的性能。

因为很难获得频率高于5GHz的片上电感，所以利用键合线电感或芯片外衬底上开路或短路微带线种类的片外电感，对Si工艺的高速电路设计来讲具有很特别的意义。

五、互连（内连线）

广义讲，连线也是一种“元件”。在进行电路计算机辅助设计时，应当相应地引入连线电阻元件，并根据具体情况，考虑其寄生电容的影响。

集成电路的内连线有金属膜、扩散条、多晶硅连线等，应根据电路的要求，在不同的地方采用不同的连线。

1.金属膜互连

金属膜互连线主要用于传输大电流密度的地方。由于铝具有导电性能好，与硅和SiO2粘附性好，能与硅形成良好的欧姆接触，易于加工，合金温度低等优点，所以一般集成电路都选用铝膜作内连线。

在设计互连线的铝条图形时，除了考虑连通电路和设计规则规定的最小尺寸（包括最小铝条宽度和铝条间距，与电极孔的最小覆盖等）限制外，还应注意以下几个问题。

（1）长引线的电阻。

在一般情况下铝互连线的电阻是很小的。但当铝膜太薄或铝连线太长、宽度太窄时，铝连线的电阻不可忽视。

在设计铝连线的厚度t Al、宽度W时还应考虑铝膜在SiO2层台阶处会变薄，在后续工序中可能划伤，所以只要电路性能允许，总是取较大的W。一般情况下铝膜的厚度t Al＝（1.2±0.2）μm，铝膜太厚，在光刻时侧向腐蚀严重，导致铝连线宽度W下降太多。

（2）大电流密度的限制。

电流太大会引起铝膜结球，即使电流不太大，长时间较大电流通过铝条，会产生铝的“电迁移”现象，即铝离子从负极向正极方向移动。结果在铝连线一端产生晶须，另一端则产生空洞，严重时甚至断路。美国军用标准规定，流经纯铝膜的电流密度为

因而在设计流经大电流的地线和电源线时，一定要保证铝条有足够的宽度。用Al-Si-Cu合金代替纯铝作互连线，可以改善电迁移现象；增大铝晶粒颗粒，或在铝膜上覆盖一层玻璃钝化层，可是铝膜的寿命延长。

（3）Al-Si互溶问题。

在高温下，Al，Si会形成Al-Si共熔体，在共熔点温度（577℃）下，1μm厚的Al膜可“吃掉”（溶去）0.12μm的硅层，而使很薄的双晶体管的发射区扩散层和MOS管的源、漏扩散层变得更薄。另一方面，Al-Si共溶体中析出的Si原子，会向附近的纯铝中扩散，所以在小接触附近有大块的铝条的情况下，虽然合金温度不太高，也会从接触孔边缘开始把PN结熔穿。所以对于浅结、小接触孔、大而厚的铝膜，要特别注意选择适当的合金温度和时间，一般取450～500℃，20～30分钟。另外一个解决办法，是在铝中掺硅，对于结深小于1μm的器件，应采用含硅量的重量百分比1.2%～2%的Al-Si合金作为互连材料，以减少“吃硅”现象，且Al-Si合金的硬度比纯铝高，可减少划伤。但硅的含量不能太大，当Si的含量超过2%时，在加温的过程中，硅可能在界面析出，使接触电阻增加，甚至发生脱键现象。

2.扩散区连线

在双极集成电路中，因为基区扩散层的薄层电阻较大（R S＝100～200Ω/□），一般不用基区扩散层作为内部连线。MOS集成电路中，源、漏扩散区薄层电阻R S＝10～30Ω/□，有时可用这层扩散层作内连线。一般是将相应的MOS管的源或漏区加以延伸而成，但它将增加PN结电容，所以只在不得已时才使用这层连线。

3.多晶硅连线

当前很多MOS集成电路采用多晶硅栅工艺，这层多晶硅同时可用作传输小电流的连线。在MOS集成电路中，从前级输出到下级输入栅之间的连线，一般只流过瞬态电流，用多晶硅作此连线是很合适的。掺杂多晶硅的薄层电阻R S＝15～50Ω/□，所以当器件尺寸进一步缩小时，多晶硅连线电阻太大，此时可用Ti，W，Mo的硅化物作连线。

4.交叉连线

双极型集成电路在单层金属布线时，连线总会有交叉，这时可用以下办法解决。

①用基区扩散电阻、隐埋层电阻上的氧化层走线（如图4-38所示），不需要增加工艺和芯片面积。

②利用双基极或双集电极管子，或加大晶体管电极之间的距离，进行交叉走线（如图4-39所示），但这要稍许增加晶体管芯片面积及某些寄生参数。

③利用“磷桥”作为交叉走线，如图4-25所示，但要增加面积和串联电阻，一般不用在电源线和地线上。

④利用隔离槽，因为隔离槽的方块电阻较低，R SI≈7Ω/□，所以可作连线，但因为隔离槽固定接地或负电源，所以限制了使用。

图4-38　利用长基区扩散电阻进行交叉走线

a-顶视图；b-横截面图

图4-39　利用双基极晶体管进行交叉走线

在硅栅MOS集成电路中，通常把多晶硅作为一层布线，由于多晶硅上生长有较厚的SiO2层，所以可以在其上走铝线，较好地解决了连线交叉的问题。

对于超大规模集成电路或较复杂的集成电路，有时需要多层布线才能满足要求，图4-40为双层布线的剖面图。由图可以看到，两层金属布线垂直交叉，在上下层连线需要连接的地方开了一个通孔，两层连线之间有中间绝缘层将他们隔开。

图4-40　双层布线剖面图

小　结

1.集成电路中一般会包含两种类型的元件：无源元件和有源元件。

2.集成电路特别是逻辑电路的类型包括以双极型硅为基础的ECL技术，PMOS技术，NMOS技术，CMOS技术，双极型硅或硅锗异质结晶体管加CMOS的BiCMOS技术和GaAs技术。

3.由于双极型硅的高速度、高跨导、低噪声及阈值易控制的特性，在高速数字通信系统中，双极型硅技术被广泛应用。典型的应用包括低噪声高灵敏度放大器，微分电路，复接器，振荡器等。

4.金属-氧化物-半导体（MOS）技术包括P沟道MOS（PMOS）、N沟道MOS（NMOS）和互补MOS（CMOS）。

5.在硅栅工艺中，S，D，G是一次掩膜步骤形成的。先利用感光胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，是它成为导电的栅极和栅极引线。

6.在双极集成电路中用的最多是基区扩散电阻，其薄层电阻RSB＝100～200Ω/□，阻值范围在50Ω～50kΩ，电阻精度ΔR/R≤±20%。

7.在双极集成电路中，常使用的集成电容器有反偏PN结电容器和MOS电容器。

8.MOS集成电路中常用的MOS电容器包括：（1）感应沟道的单层多晶硅MOS电容器（2）双层多晶硅MOS电容器。

9.集成电路的内连线有金属膜、扩散条、多晶硅连线等，应根据电路的要求，在不同的地方采用不同的连线。

思考与练习

1.IC制造中包括哪些工艺类型？

2.画出双极型工艺的截面图。

3.MOS工艺如何分类？什么是MOS工艺特征尺寸？

4.为什么在栅长相同的情况下NMOS管速度要高于PMOS管？

5.简述CMOS工艺基本工艺流程。

6.常规N阱CMOS工艺需要哪几层掩膜？每层掩膜分别有什么作用？

7.什么是多晶硅栅工艺，有什么优点？

8.集成电阻器如何分类？

9.基区扩散电阻最小条宽的设计受到哪三个因素限制？

10.双极集成电路中常用的集成电容器有哪些？MOS集成电路中常用的MOS电容器又有哪几类？

11.集成电路的内连线有哪种类？