一、双极型硅工艺
由于双极型硅的高速度、高跨导、低噪声及阈值易控制的特性，在高速数字通信系统中，双极型硅技术被广泛应用。典型的应用包括低噪声高灵敏度放大器，微分电路，复接器，振荡器等。
图4-2 早期的和先进的双极型硅晶体三极管结构
a-早期的剖面图；b-先进的结构图
图4-2（a）绘制了典型的双极型硅晶体管的剖面图。这样的晶体管用几张掩膜就可进行加工。其缺点如下：①由于b-e结与基极接触孔之间的P型区域而形成较大基区体电阻；②集电极接触孔下N区域导致较大的集电极串联电阻；③因PN结隔离而形成较大的集电极寄生电容。
为了提高双极型晶体管的性能，科学家和工程师近几十年内做了大量研究。其中最重要的进展是晶体管水平与垂直尺寸的减小。至今，最短的发射极线宽小于0.5μm。发射区与基区扩散深度，以及发射区下基区的厚度都小于100nm。如图4-2（b）所示，高性能晶体管具有如下一系列特点：
①P+型多晶硅层用于基极的接触和连接；
②N+型多晶硅层用于发射极的接触；
③由于使用了多晶硅层，形成基极和发射极区域时采用了自对准工艺；
④基极的P+低欧姆区域的形成减少了体电阻；
⑤重掺杂掩埋层用做集电极低欧姆连接，在此之上，一层薄外延层连接与内部集电极，这样可允许大电流通过；
⑥在掩埋层和集电极金属之间形成N+掺杂区域，从而减小集电极串联电阻；
⑦氧化区取代PN结形成器件的隔离，寄生电容大大减小；
⑧器件隔离区域下形成P型扩散区，防止了寄生MOS效应。
双极型晶体管的最高速度取决于通过基区到集电极耗尽层的少数载子的传输速度、主要器件电容（例如基区扩散电容和基区-集电极耗尽层电容）以及向寄生电容充放电的电流大小。基区宽度小于100nm时，传输时间可小于10ps。超高频Si双极型晶体管的截止频率f T高于40GHz。
二、MOS和相关的VLSI工艺
金属-氧化物-半导体（MOS）技术包括P沟道MOS（PMOS）、N沟道MOS（NMOS）和互补MOS（CMOS）。如图4-3所示，MOS工艺可以按其沟道载流子特性和栅极材料和金属层数进行分类。
图4-3 MOS工艺的分类
对MOS工艺进行标识的另一个重要参数就是特征尺寸，所谓特征尺寸就是工艺可以实现的平面结构的最小尺寸，通常是指最窄的线宽。由于MOS的栅极通常采用最窄的线条来实现，特征尺寸往往就是沟道方向上栅极线条的宽度，就是栅长。图4-4给出了MOS工艺特征尺寸的演变曲线。
所有的MOS器件都属于FET类型，它所表现的优点要超过现有双极类型，主要是它的结构简单和体积小。作为现代VLSI的基础，MOS工艺的发展史实际上就是VLSI的发展史。下面按照历史发展对MOS工艺加以介绍。
图4-4 商用器件的最小线宽逐年减小
1.PMOS工艺
（1）早期的铝栅工艺。
1970年以前，标准的MOS工艺是铝栅P沟道。如图4-5所示，铝栅P沟道MOS特点如下：
①铝栅，长度为20μm。
②N型衬底，P沟道。
③氧化层厚150nm。
④电源电压为-12V。
⑤速度低，最小门延迟约为80～100ns。
⑥集成度低，只能制作寄存器等中规模集成电路。
图4-5 铝栅P沟道MOS剖面图
Al栅MOS工艺缺点是，制造源、漏极与制造栅极采用两次掩膜步骤（MASK STEP），不容易对齐。这比彩色印刷中，各种颜色套印一样，不容易对齐。若对不齐，彩色图像就很难看。
在MOS工艺中，先在硅片上刻好源极和漏极的位置。再蒸铝，光刻栅极。这两次掩膜步骤是不易对准的。不对齐，那就不是图案难看的问题，也不仅仅是所构造的晶体管尺寸有误差、参数有误差的问题，而是可能引起沟道中断，无法形成沟道，无法做好晶体管的问题。
如图4-6所示，栅极下面所示的反型层无法同S（或D）连通。如果错位不多，也许还能形成MOS管；若错位太大，那就不是MOS管了。
图4-6 铝栅P沟道MOS工艺中的错位现象
（2）铝栅重叠设计。
解决错位问题的办法只有一个，将栅极做得长一点，让它同S、D重叠一部分。只要重叠足够，就不怕错位，不怕对不齐。所以，这种设计方法被称为重叠设计，图4-7为重叠设计的铝栅P沟道MOS器件示意图。
图4-7 重设计的铝栅P沟道MOS器件
然而，重叠设计也有缺点：
①CGS、CGD都增大了。
②加长了栅极，增大了管子尺寸，集成度降低。
克服铝栅MOS工艺缺点的根本方法是，将两次Mask Step合为一次。要让D，S，G三个区域一次成形。这种方法被称作自对准技术。
（3）自对准技术与标准硅工艺。
1970年，出现了图4-8所示的硅栅工艺。多晶硅（Polyilicon）原是绝缘体，经过重扩散，增加了载流子，可以变为导体。它可以用做电极和电极引线。在硅栅工艺中，S，D，G是一次掩膜步骤形成的。先利用感光胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，是它成为导电的栅极和栅极引线。
图4-8 采用自对准技术的硅栅工艺
硅栅工艺的优点为：
①自对准的，它无需重叠设计，减小了电容，提高了速度。
②无需重叠设计，减小了栅极尺寸，漏、源极尺寸也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度。
③增加了电路的可靠性。
2.NMOS工艺
由于电子的迁移率μe大于空穴的迁移率μh，即有μe≈2.5μh，因而，N沟道FET的速度将比P沟道FET快2.5倍。那么，为什么MOS发展早期不用NMOS工艺做集成电路呢？问题是NMOS工艺遇到了难关。所以，直到1972年突破了那些难关以后，MOS工艺才进入了NMOS时代。
（1）了解NMOS工艺的含义。
目前CMOS工艺已在VLSI设计中占有压倒一切的优势，但了解NMOS工艺仍具有以下几方面的意义：(www.xing528.com)
①CMOS工艺是在PMOS和NMOS工艺的基础上发展起来的。
②从NMOS工艺开始讨论对于学习CMOS工艺起到循序渐进的作用。
③NMOS电路技术和设计方法可以相当方便地移植到CMOSVLSI的设计中。
④GaAs逻辑电路的形式和众多电路的设计方法与NMOS工艺基本相同。
（2）增强型和耗尽型MOSFET。
FET按衬底材料区分有Si，GaAs，InP；按场形成结构区分有J/MOS/MES；按载流子类型区分有P/N；按沟道形成方式区分有E/D。
常用的E-/D-NMOS和E-PMOS的电路符号如图4-9所示。
图4-9 几种常见的MOS晶体管电路符号
图4-10给出了E-/D-NMOS和E-PMOS的结构示意图。
图4-10 E-/D-NMOS和E-PMOS的结构示意图
（3）E-NMOS工作原理图。
图4-11给出不同电压情况下E-NMOS的沟道变化。
图4-11 不同电压情况下E-NMOS的沟道变化
（4）NMOS工艺流程。
图4-12给出了NMOS工艺的基本流程。
图4-12 NMOS工艺的基本流程
表4-3 NMOS工艺需要的掩膜板和典型工艺流程
续表
图4-13给出了NMOS反向器电路图和对应的示意性芯片剖面图。
图4-13 NMOS反向器电路图和对应的芯片剖面图
a-反向器电路图；b-芯片剖面图
三、CMOS工艺
进入20世纪80年代以来，CMOS IC以其近乎零的静态功耗而优于NMOS，而更适于制造VLSI电路，加上工艺技术的发展，致使CMOS技术成为当前VLSI电路中应用最广泛的技术。
目前世界上有上百家集成电路制造厂家，每家都拥有多条生产线，每条生产线又可以按需要形式不同的工艺序列，制造出不同性能的集成电路。CMOS的不同工艺可以按下列特性来进行标记。
①阱（Well）的种类：N阱，P阱，双阱。
②多晶硅（Poly-Si）的层数：单层（1×Poly），双层（2×Poly）。
③金属（Metal）的层数：1～6。
④特征尺寸（feature size）：例如0.18μm。
下面介绍两种CMOS工艺流程。
1.一层多晶硅P阱CMOS工艺流程
图4-14给出一层多晶硅P阱CMOS工艺的基本流程。
图4-14 一层多晶硅P阱CMOS工艺的基本流程
表4-4 给出一层多晶硅，一层金属，N型衬底CMOS的掩膜和典型工艺流程
2.一层多晶硅两层金属N阱CMOS工艺主要步骤
一层多晶硅两层金属N阱CMOS工艺主要步骤如图4-15所示。
图4-15 一层多晶硅两层金属N阱CMOS工艺主要步骤
图4-16给出了CMOS反相器的电路图和对应芯片部分示意性的剖面图。
图4-16 CMOS反向器电路图示意性剖面图
a-电路图；b-芯片剖面图
四、BiCOMS工艺
CMOS的主要优点是集成密度高而功耗低，工作频率随着工艺技术的改进已接近TTL电路，但驱动能力尚不如双极型器件，所以近来又出现了在IC内部逻辑部分采用CMOS工艺，而I/O缓冲及驱动部分使用双极型工艺的一种称为BiCOMS的工艺技术。
BiCOMS工艺的特点是如表4-5所列，在CMOS的基础上加入双极性器件的特殊的工序。
表4-5 BiCMOS制造工序
图4-17给出了BiCOMS工艺下NPN晶体管的结构。
图4-17 BiCOMS工艺下NPN晶体管的结构
a-俯视图；b-剖面图
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