扩展计数器范围的级联使用方法及测试——实验7计数器的应用

一、实验目的

① 学习用集成触发器构成计数器的方法。

② 掌握中规模集成计数器的使用方法及功能测试方法。

③ 运用集成计数器构成1/N分频器。

二、实验原理

计数器是实现计数功能的时序部件，它不仅可用来计算脉冲数，也常用来执行数字系统的定时、分频、数字运算以及其他的特定逻辑功能。

计数器种类较多，根据计数器中各触发器是否共用一个时钟脉冲源来分，有同步计数器和异步计数器两种；根据计数制式的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又可分为加法计数器、减法计数器和可逆计数器；此外，还有可预置数计数器和可编程序功能计数器等。

在同步计数器中，所有触发器共用一个时钟脉冲 CP（被计数的输入脉冲）。这个脉冲直接或通过组合电路反馈网络来控制，加到各触发器的CP端，使该翻转的触发器同时翻转计数，因而工作速度较快。异步计数器则不同，有的触发器的CP端直接由输入计数脉冲控制，有的则用前一级触发器的输出作为时钟脉冲，因此它们的翻转是异步的，整个电路的工作速度比同步计数器慢。

1. 用D触发器构成异步二进制加/减计数器

图2.7.1所示是用4只D触发器构成的4位二进制异步加法计数器。它们的连接特点是将每只D触发器接成T′触发器，再由低位触发器的Q端和高一位的CP端相连接。

若将图2.7.1所示电路稍加改动，即将低位触发器的Q端与高一位CP端相连接，即构成了一个4位二进制减法计数器。

图2.7.1 4位二进制异步加法计数器

2. 中规模十进制计数器

74LS192（同CC40192，二者可互换使用）是同步十进制可逆计数器，具有双时钟输入，并且有清除和置数功能，其引脚排列及逻辑符号如图2.7.2所示。

图2.7.2 74LS192引脚排列及逻辑符号

74LS192的功能如表2.7.1所示，说明如下：

表2.7.1 74LS192功能表

① 当清除端CR为高平“1”时，计数器直接清零；CR置低电平则执行其他功能。

② 当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0，D1，D2，D3置入计数。

③ 当CR为低电平，LD为高电平时，执行计数功能。

执行加法计数时，减计数端CPD接高电平，计数脉冲由CPu输入，在计数脉冲上升沿到来时进行8421码的十进制加法计数。执行减法计数时，加法计数端CPu接高电平，计数脉冲由减法计数端CPD输入。表2.7.2为8421码十进制加、减计数器的状态转换表。

表2.7.2 8421十进制加、减状态转换表

3. 计数器的级联使用

一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常将多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。

图2.7.3（a）所示是由74LS192利用进位输出CO控制高一位的CPu端构成的加计数级联图。图2.7.3（b）所示是由CC40160利用进位输出QCC控制高一位的状态控制端S1，S2的级 联图。图2.7.3（c）所示和2.7.3（d）所示是由CC4510利用行波进位法和用CO控制和的级联图。

图2.7.3 同步计数器级联方案

4. 实现任意进制计数

（1）用复位法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图2.7.4所示为一个由74LS192十进制器计数器接成的6进制计数器。

图2.7.4 六进制加法计数器

（2）利用预置功能获M进制计数器(www.xing528.com)

图2.7.5所示为用3个74LS192组成的421进制计数器。

图2.7.5 421进制计数器

外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。

三、实验设备与器件

+5 V直流电源；双踪示波器；连续脉冲源；单次脉冲源；逻辑电平开关；0-1指示器；译码显示器；74LS74×2（CC4013），74LS192×3（CC40192），CC40160×2，74LS00（CC4011）， 74LS20（CC4012），CC4510×2。

四、实验内容

① 用D触发器74LS74或CC4013构成4位二进制异步加法计数器。

·按图2.7.1接线，接至逻辑开关输出插口，将低位CPo端接单次脉冲源，输出Q3， Q2，Q1，Q0接逻辑电平显示输入插口，各接高电平+5 V。

·清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。

·将单次脉冲改为1 Hz的连续脉冲，观察Q3～Q0的状态。

·将1 Hz的连续脉冲改为1 kHz，用双踪示波器观察CP，Q3，Q2，Q1，Q0端波形，并 描绘。

·将图2.7.1所示电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容②，③，④进行实验，观察并列表记录Q3～Q0的状态。

② 测试74LS192或CC40192同步十进制可逆计数器的逻辑功能。

计数脉冲由单次脉冲源提供，清零端、置数端LD、数据输入端D3～D0分别接逻辑开关；输出端Q0，Q1，Q2，Q3接实验板的一个译码显示输入的相应插口A，B，C，D，CO和BO接逻辑电平显示插口。按表2.7.1逐项测试并判断该集成块的功能是否正常。

·清除：令CR=1，其他输入为任意态，这时Q3Q2Q1Q0=0000，译码数字显示为“0”清除功能完成后，置CR =0。

·置数：CR =0，CPu和CPD为任意态，数据输入端输入任意一组二进制数，令LD=0，观察计数译码显示输出、预置功能是否正确，此后置LD=1。

·加法计数：CR =0，LD=CPD =1，CPu接单次脉冲源，清零后送入10个单次脉冲，观察输出状态变化是否发生在CPD的上升沿。

·减法计数：CR =0，LD=CPu =1，CPD接单次脉冲源，参照实验内容③进行实验。

③ 用两片74LS192组成两位十进制加法计数器，输入1 Hz连续计数脉冲，进行由00～99累加计数，并作记录。

④ 将两位十进制加法计数器改为两位十进制减法计数器，实现由99～00递减计数，并作记录。

⑤ 选图2.7.3（b），（c），（d）中任一电路进行实验，并作记录（见表2.7.3、表2.7.4）。

表2.7.3 CC40160功能表

表2.7.4 CC4510功能表

五、预习要求

① 预习有关计数器的内容。

② 绘出各实验内容的详细线路图。

③ 拟出各实验内容所需的测试记录表格。

六、实验报告要求

① 画出实验线路图，记录、整理实验结果及实验所得的有关波形，对实验结果进行分析。

② 总结使用集成计数器的体会。