实验一 单输出自定义功能组合逻辑电路的实现（要求全部采用2 输入基本门——AND2、NAND2、OR2、NOR2）
先从简单实验出发，以单输出电路演化设计实验为例，假设该逻辑电路真值如表5-2所示。
表5-2 2输入1输出电路真值表
根据数字逻辑知识可以得出输出端X 与输入端A、B、C、D 的关系：
采用卡诺图化简方式尝试将表达式进行化简，其卡诺图如图5-17所示。
图5-17 真值表（表）对应的卡诺图
从卡诺图中可以看出，该表达式已经是最简与或式。根据表达式可以人工画出其电路图，如图5-18所示。
图5-18 人工设计出的电路图
这是一个4层11门的组合逻辑电路。
现在，我们提供如表5-3所示的基本门，选用简单遗传算法和关联变异，以演化门数最少、层数最小的电路为目标，演化出一个较优的结果，如图5-19所示。
表5-3 演化任务提供的基本门
图5-19 演化出的结果图
实验二 多输出自定义功能组合逻辑电路的实现（要求全部采用2 输入基本门——AND2、NAND2、OR2、NOR2）
同样给予实验一所用的基本门，而演化任务改为演化4输入、4输出的电路，其逻辑电路真值见表5-4。
表5-4 4输入4输出组合逻辑电路真值表
选用简单遗传算法和关联变异，以演化门数最少、层数最小的电路为目标，演化出一个较优的结果，如图5-20所示。
图5-20 4输入4输出电路演化结果
实验三 （实验二附加实验一）“Stalling Effect”现象例证
以实验二演化过程为例，该次实验在63000代时收敛，而早在1000多代时就接近收敛。从图5-21可以看出，整个演化过程中，适应度从60上升至64花费的时间占总体时间的97.7%。
图5-21 实验二演化收敛过程图(www.xing528.com)
这只是个简单的例子，在三位乘法器的实验中，演化第2位或第3位输出的最后一个错误需要花费更多的时间，甚至不能收敛。
实验四 （实验二附加实验三）单支与综合对电路演化的影响
定义5-1 电路的长度：所有从输入端出发到达输出端经过的最多的单元数，又可以称为电路的层数。
一个电路除了功能是否正确，还有很多附加条件来说明它的好坏，例如延时和功耗。工程上延时和功耗的计算比较复杂，特别是延时的计算，还考虑到电路的拓扑结构。这里，我们简单地通过这样的处理来达到缩短电路延时和功耗的演化：
（1）尽可能地缩短电路的长度；
（2）尽可能地减少有效门的数量。
分别针对单支问题X1，X2，X3，X4 和整体进行演化实验，实验结果统计如表5-5所示。
表5-5 单支演化与综合演化统计表
其中，每个单支均可以找到4层的解，在综合情况下只能找到5层的解，但综合情况下，电路耦合度更大，因此一般门数更少，从表5-5中即可以得知，因为所有单支门数总和为28，而综合情况下门数最少为21。同时因为耦合的原因，整体演化更难得到层数较少的解。
单支演化比直接演化更容易，因为演化过程不容易受其他支路公共单元的影响。
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