此规则用于设置高频电路设计的有关规则。
数字电路是否是高频电路，取决于信号的上升沿，而不是信号的频率，计算公式为：F2=1/（Tr×Π），Tr为信号的上升/下降沿时间。
F2>100 MHz，就应该按照高频电路进行考虑，下列情况必须按高频规则进行设计：
系统时钟频率超过50 MHz。
采用了上升/下降时间少于5 ns的器件。
数字/模拟混合电路。
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100 MHz以上的设计，总线的工作频率也已经达到或者超过50 MHz，有的甚至超过100 MHz。目前约50%的设计时钟频率超过50 MHz，将近20%的设计主频超过120 MHz。
当系统工作在50 MHz时，将产生传输线效应和信号的完整性问题。而当系统时钟达到120 MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有使用高速电路设计师的设计技术，才能实现设计过程的可控性。
通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。PCB上每单位英寸的延时为0.167 ns，但是如果过孔过多，器件引脚多，布线上设置的约束多，延时将增大。
如果设计中有高速跳变的边沿，就必须考虑到在PCB上存在传输线效应的问题。现在普遍使用的时钟频率很高的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则，即如果采用CMOS或TTL电路进行设计，工作频率应小于10 MHz，布线长度应不大于7 in[1]，工作频率在50 MHz布线长度应不大于1.5 in；如果工作频率达到或超过75 MHz，布线长度应在1 in；对于GaAs（砷化镓）芯片，最大的布线长度应为0.3 in，如果超过这个标准，就存在传输线的问题。
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情况下，PCB走线采用两种基本的拓扑结构，即Daisy布线和Star布线。
对于Daisy布线，布线从驱动端开始，依次达到各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，Daisy走线效果最好，但是布通率较低。
Star拓扑结构可以有效避免时钟信号的不同步问题，但在密度很高的PCB上手工完成布线很困难。采用自动布线器是完成星形布线的最好方法，每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过设计工具计算出来。
高速PCB电路的设计规则是影响高速电路板是否成功的关键，Altium Designer 17提供了六大类高速电路设计规则，为用户进行高速电路设计提供了最有力的支持。
（1）“Parallel Segment”平行线段限制规则
在高速电路中，长距离的平行走线往往会引起线间串扰。串扰的程度是随着长度和间距的不同而变化的。这个规则限定了两个平行连线元素的距离。可在输入框中输入指定的数据，如图6-68所示。
图6-68 “Parallel Segment”设置
“Layer Checking”：指定平行布线层。下拉框中有两种选择：
√ “Same Layer”：同一层。
√ “Adjacent Layer”：相邻层。
“For a parallel gap of”：设置平行布线的最小间距，默认为10 mil。
“The parallel limite is”：设置平行布线的极限长度，默认为10 000 mil。
（2）“Length”长度限制规则
这个规则规定一个网络的最大、最小长度，可在输入框中输入数据，如图6-69所示。
图6-69 “Length”设置
（3）“Matched Lengths”匹配网络长度规则
此规则定义不同长度网络的相等匹配公差。PCB编辑器定位于最长的网络（基于规则适用范围），并与该作用范围规定的每一个其他网络比较。规则定义怎样匹配不符合匹配长度要求的网络长度。PCB编辑器插入部分折线，以使它们长度相等。
如果希望PCB编辑器通过增加折线匹配网络长度，就可以设置“Matched Lengths”规则，然后执行“Tools”/“Equalizer Nets”命令。匹配长度规则将被应用到规则指定的网络，而且折线将被加到那些超过公差的网络中。成功的程度取决于可得到的折线空间大小和被用到的折线的式样。90°样式是最紧凑的，圆角矩形样式是最不紧凑的，如图6-70—图6-72所示。
“Style”：选择折线式样。(www.xing528.com)
“Amplitude”：输入折线的振幅高度。
图6-70 90°折线匹配长度设置
图6-71 45°折线匹配长度设置
图6-72 圆形匹配长度设置
（4）“Daisy Chain Stub Length”菊花链支线长度限制规则
“Daisy Chain Stub Length”规则用于设置用菊花链走线时支线的最大长度，如图6-73所示。
图6-73 菊花链长度设置
（5）“Vias Under SMD”在SMT下过孔限制规则
表贴式焊盘下放置过孔规则用于设置是否允许在SMD焊盘下放置过孔。在“Constraints”区域中勾选“Allow Vias under SMD Pads”选项时，允许在SMD焊盘下放置过孔，如图6-74所示。
图6-74 “Vias Under SMD”设置
（6）“Maximum Via Count”最大过孔数限制规则
在高速PCB设计时，设计者总是希望过孔越小越好，这样板子可以留有更多的布线空间。此外，过孔越小，其自身的寄生电容也越小，更适合于高速电路，但过孔尺寸的减少同时带来了成本的增加。而且过孔的尺寸不可能无限制减小，它受到钻孔和电镀等工艺技术的限制，过孔越小，钻孔需花费的时间越长，也容易偏离中心位置，且当孔的深度超过钻孔直径的6倍时，就无法保证孔壁能均匀敷铜。
随着激光钻孔技术的发展，钻孔的尺寸也可以越来越小，一般直径小于等于6 mil的过孔称为微孔。HDI（高密度互连结构）设计中经常使用到微孔，微孔技术可以允许过孔直接打在焊盘上，这大大提高了电路性能，节约了布线空间。
过孔在传输线上表现为阻抗不连续的断点，会造成信号的反射。一般过孔的等效阻抗比传输线低12%左右，比如50 Ω的传输线在经过过孔时阻抗会减少6 Ω（具体和过孔尺寸，板厚也有关，不是绝对减少）。但过孔因为阻抗不连续而造成的反射其实是微不足道的，其反射系数仅为（50-44）/（50+44）=0.06，过孔产生的问题更多地集中于寄生电容和电感的影响。
过孔本身存在着杂散电容，如果已知过孔在铺地层上的阻焊区直径为D2，过孔焊盘直径为D1，PCB厚度为T，板基材介电常数为a，则过孔的寄生电容大小近似于：
C=1.41aTD1/(D2-D1)
过孔的寄生电容会给电路造成的主要影响是延长了信号的上升时间，降低了电路的速度。举例来说，对于一块厚度为50 mil的PCB，如果使用的过孔焊盘直径为20 mil（钻孔直径为10 mil），阻焊区直径为40 mil，则可以通过上面的公式近似计算出过孔的寄生电容：
C=1.41×4.4×0.050×0.020/(0.040-0.020)=0.31 pF
这部分电容引起的信号的上升时间变化量大致为T=2.2C（50/2）=17.05 ps
从这些数字可以看出，尽管单个过孔的寄生电容引起的上升沿变缓的效用不是很明显，但是如果走线中多次使用过孔进行层间的切换，就会使用到多个过孔，设计时就要慎重考虑。实际设计中，可以通过增大过孔或者敷铜区距离或者减少焊盘的直径来减少寄生电容。
过孔存在寄生电容的同时也存在寄生电感，在高速数字电路的设计中，过孔的寄生电感带来的危害往往大于寄生电容的影响。它的寄生串联电感会削弱旁路电容的贡献，减弱整个电源系统的滤波效用。可以用下面的经验公式来简单计算一个过孔的寄生电感：
L=5.08h[ln(4h/d)+1]
其中，L指过孔电感，h是过孔长度，d是中心钻孔直径。从式中可以看出，过孔的直径对电感的影响较小，而对电感影响最大的是过孔的长度。仍然采用上面的数据，可以算出：L=1.015 nH。
如果信号上升时间是1 ns，那么其等效阻抗大小为：XL=ΠL/T=3.19 Ω。这样的阻抗在有高频电流通过时已经不能够被忽略。特别要注意，旁路电容在连接电源层和地层的时候需要通过两个孔，这样电感就成倍增加。鉴于上述过孔对高速电路的影响，在设计时应尽可能少使用过孔。Altium Designer 17中“Maximum Via Count”过孔数限制规则用于设置高速电路板中使用过孔的最大数，用户可根据需要设置电路板总过孔数，或某些对象的过孔数，以提高电路板的高频性能，如图6-75所示。
图6-75 “Maximum Via Count”设置
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