1.数字延迟线
n位的移位寄存器连接成右移串行输入模式，先在右移串行输入端加一个高电平脉冲，CP上升沿到达后，将高电平存入n位中的最高位，然后，经过（n-1）个CP周期，该高电平出现在输出Q0，实现了延迟的目的，见图11-52。
图11-52 数字延迟线
2.产生序列脉冲
n位的移位寄存器连接成循环右移模式，如图11-53，并行输入序列代码数据后，该序列就在移位寄存器中循环移位，产生一系列脉冲。如以4位为例子，并行存入0110序列代码后，序列脉冲波形如图11-54所示。
图11-53 脉冲发生
图11-54 时序图
3.构成乘法器电路
乘法器的符号位用两个乘数的符号位异或实现，所以，乘法用原码运算最方便。下面求乘法运算时的算法。令被乘数为：A =ASAn-1An-2…A1 A0，乘数为：B =BSBn-1Bn-2…B1 B0。
两数值部分相乘有：
式中的20，21，…2m-1分别表示不移位、左移一位、二位、…、m-1位。这表明，乘积的数值等于被乘数左移和相加两部分操作完成。
2个三位二进制数乘法电路见图11-55。(www.xing528.com)
4.构成除法器（图11-56）
时序逻辑电路的设计方法：
在前面用触发器设计计数器时，只要知道电路的状态转换图，在选定触发器型号后，就可以设计出电路来，因此，画出原始的状态转换图是关键。所以，一般时序电路设计步骤如下：
（1）进行逻辑抽象，得出待设计电路的状态转换图或状态转换表。由题意确定输入/输出变量及电路所需要的状态数。将状态编号后，按题意画出状态转换图。
（2）状态化简。电路的状态转换数目越少时，设计出来的电路也越简。如果两个状态在输入相同，输出也相同时，称这两个状态等价，这两个状态可以合并成为一个状态，状态化简后，使状态转换图最简。
图11-55 三位二进制数乘法电路
图11-56 除法器
（3）状态分配（状态编码）。由状态转换图中的状态数，确定所需要的触发器个数n，若状态数为M，则触发器个数为：2n-1＜M ≤2n ，n个触发器可以有2n个状态，当状态分配（状态编码）方案不合理时，设计出来的电路会复杂得多。通常，状态分配以自然二进制规律进行分配。然后，画出编码后的状态转换图。
（4）选定触发器的型号，列出现—次态状态转换、激励要求和电路输出状态关系表，求出驱动方程、输出方程，画出电路图。（这一步和计数器设计时相同。）
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