【摘要】：到了深亚微米，互连线的延迟将超过逻辑门本身的延迟，而且由于集成电路工作频率的提高，允许的时序容差变小，传输延迟的影响将加大。到了深亚微米后，要对原有的设计流程进行修改，主要是如何在逻辑设计的过程中引入物理设计阶段的数据，如何把布局布线工具、寄生参数提取工具和时序分析统计工具集成到逻辑综合中去。在深亚微米阶段，还会遇到功耗的问题。
随着集成电路制造工艺的发展，生产工艺从开始的2μm发展到0.25μm再到现在的0.045μm，即从微米到亚微米再到深亚微米和超深亚微米，这一变化对集成电路设计提出了新的挑战：缩小尺寸、增加集成度、提高系统性能和降低功耗。
首先要解决的是建立起精确的深亚微米器件模型、时序模型和互连模型。到了深亚微米，互连线的延迟将超过逻辑门本身的延迟，而且由于集成电路工作频率的提高，允许的时序容差变小，传输延迟的影响将加大。另外，随着尺寸的变小，开关速度加快，器件的节点电容下降，互连线的电容和电阻不断在增加，原有的模型将不能很好地描述相应的影响。
到了深亚微米后，要对原有的设计流程（逻辑设计加版图设计）进行修改，主要是如何在逻辑设计的过程中引入物理设计阶段的数据，如何把布局布线工具、寄生参数提取工具和时序分析统计工具集成到逻辑综合中去。
在深亚微米阶段，还会遇到功耗的问题。随着集成度的不断提高，芯片面积的不断减小，功耗将会成为影响芯片性能的主要因素。(www.xing528.com)
小结
本章主要讲述了集成电路的发展，各个时间所对应的基本工艺水平的发展，简述了集成电路在设计过程中所用EDA工具的发展过程，并简要介绍了目前常用的EDA工具；然后进一步介绍了集成电路设计过程中的设计要求，并针对不同的集成电路提出了不同的设计方法；最后简要介绍了深亚微米设计中面对的很多挑战。
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