【摘要】：5.实验报告根据实验内容写出实验报告，包括VHDL程序设计、软件编译、仿真分析、引脚锁定情况、硬件测试和详细实验过程。
1.实验目的
2）进一步熟悉时序电路的设计、仿真和硬件测试。
2.实验原理
4位二进制加法计数器的元件符号如图6-40所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。
3.实验仪器
1）计算机（预装QuartusⅡ软件）。
2）EDA技术实验箱。
4.实验内容
（1）设计输入
在QuartusⅡ的文本编辑窗口，输入如下4位二进制加法计数器的VHDL文本文件，并以cnt4.vhd为文件名保存于工程目录中。
(www.xing528.com)
图6-40 4位二进制加法计数器的元件符号
（2）仿真
在QuartusⅡ环境下，对设计文件进行编译，然后打开一个新的波形编辑窗口，编辑4位二进制加法计数器设计电路的仿真文件，验证设计电路的逻辑功能。
（3）硬件测试
选择目标芯片，确定输入、输出端口与目标芯片引脚的连接关系，并进行引脚锁定后重新编译，将编程下载文件下载到目标芯片进行硬件测试，验证设计电路的正确性。
5.实验报告
根据实验内容写出实验报告，包括VHDL程序设计、软件编译、仿真分析、引脚锁定情况、硬件测试和详细实验过程。
6.思考题
参考4位二进制加法计数器的设计方法，设计十进制加法计数器电路。
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