VHDL语言的特点详解

VHDL作为电子设计的主流硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，它的句法、表达方式和描述风格非常类似于一般的计算机高级语言。VHDL编写的工程设计项目或是设计实体（可以是一个元件、一个电路模块或一个系统）分成外部和内部两个基本部分，其中，外部为可视部分，即系统的端口，而内部则是不可视部分，即设计实体的内部功能和算法完成部分。当一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的设计理念是VHDL系统设计最显著的特征。应用VHDL进行工程设计的优点是多方面的，具体如下：

1）设计技术齐全、方法灵活、支持广泛。VHDL可以支持自上至下和基于库的设计，而且还支持同步电路、异步电路及其他随机电路的设计。目前大多数EDA工具都支持VHDL。

2）VHDL具有更强的系统硬件描述能力。VHDL具有多层次描述系统硬件功能的能力，其描述对象可从系统的数学模型直到门级电路。(www.xing528.com)

3）VHDL编程可以与工艺无关。VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，不管最终设计实现的目标器件是什么，而进行独立的设计。正因为VHDL的硬件描述与具体的工艺技术和硬件结构无关，VHDL设计程序的硬件实现目标器件具有广阔的选择范围，其中包括各系列的CPLD、FPGA器件。

4）易于共享和复用。VHDL作为HDL的第一个国际标准，得到众多EDA公司的支持，使之具有很强的移植性。