EDA设计核心环节：设计处理及规则检查

设计处理是EDA设计中的核心环节。在设计处理阶段，编译软件将对设计输入文件进行逻辑化简、综合和优化，并适当地用一片或多片器件自动地进行适配，最后产生编程用的编程文件。设计处理主要包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等过程。

1.设计编译和检查

设计输入完成后，立即进行编译。在编译过程中首先进行语法检验，如检查原理图的信号线有无漏接，信号有无双重来源，文本输入文件中关键字有无错误等各种语法错误，并及时标出错误的位置，供设计者修改。然后进行设计规则检查，检查总的设计有无超出器件资源或规定的限制并将编译报告列出，指明违反规则和潜在不可靠电路的情况以供设计者纠正。

2.逻辑优化和综合

逻辑优化是化简所有的逻辑方程或用户自建的宏，使设计所用的资源最少。综合的目的是将多个模块化设计文件合并为一个网表文件，并使层次设计平面化。

3.适配和分割

在适配和分割过程中，确定优化以后的逻辑能否与下载目标器件CPLD或FPGA中的宏单元和I/O单元适配，然后设计分割为多个便于适配的逻辑小块形式映射到器件相应的宏单元中。如果整个设计不能装入一片器件时，可以将整个设计自动分割成多块并装入同一系列的多片器件中去。(www.xing528.com)

分割工作可以全部自动实现，也可以部分由用户控制，还可以全部由用户控制进行。分割时应使所需器件数目和用于器件之间通信的引脚数目尽可能少。

4.布局和布线

布局和布线工作是在设计检验通过以后由软件自动完成的，它能以最优的方式对逻辑器件布局，并准确地实现器件间的布线互连。布局和布线完成后，软件会自动生成布线报告，提供有关设计中各部分资源的使用情况等信息。

5.生成编程数据文件

设计处理的最后一步是产生可供器件编程使用的数据文件。对CPLD来说，是产生熔丝图文件，即JEDEC文件（电子器件工程联合会制定的标准格式，简称JED文件）；对于FP-GA来说，是生成位流数据文件（Bit-stream Generation，BG）。