如何使用硬件描述语言进行电子系统设计？

硬件描述语言是利用EDA技术进行电子系统设计的主要表达手段，常用硬件描述语言有VHDL、Verilog HDL和ABEL。VHDL起源于美国国防部的VHSIC，Verilog HDL起源于集成电路的设计，ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者进行对比。

（1）逻辑描述层次

一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog HDL和ABEL是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。

（2）设计要求

VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；Verilog HDL和ABEL进行电子系统设计时需了解电路的结构细节，设计者需做大量的工作。

（3）综合过程

任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。因此，VHDL源程序的综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎不能直接控制门电路的生成。而Verilog HDL和ABEL源程序的综合过程要稍简单，即经过RTL级→门电路级的转化，易于控制电路资源。(www.xing528.com)

（4）对综合器的要求

VHDL层次较高，不易控制底层电路，因而对综合器的性能要求较高，Verilog HDL和ABEL对综合器的性能要求较低。

（5）支持的EDA工具

支持VHDL和Verilog HDL的EDA工具很多，有不少EDA软件支持ABEL-HDL，但提供ABEL-HDL综合器的EDA公司仅DataI/O一家。

（6）国际化程度

VHDL和Verilog HDL已成为IEEE标准，而ABEL正朝国际化标准努力。有专家认为，在新世纪中，VHDL与Verilog HDL将承担几乎全部的数字系统设计任务。