设计8.4.3系统控制平台的优化方案

1.控制系统的软件需求

工业装置单机容量设计为6MW，采用“5+1”模式，备用方式为热备用。具体装置参数见表8-4。

表8-4 级联型STATCOM装置额定参数表

本装置的功率器件采用IGCT，型号为5SHY35L4510，其实物如图8-83所示。

图8-83 5SHY35L4510实物图

由于控制系统的硬件是整个控制系统实现的基础，为了设计出能够实现控制方案的硬件平台，首先需要明确软件需求。控制系统软件需要实现如下功能：

①通信控制：即本机与HMI，以及功率单元与主控板的通信。

②控制算法实现：

•电压控制器的实现；

•电流控制器的实现；

•连接悬浮电容电压平衡控制；

•系统状态检测（运行、待机、故障、冗余运行等）；

•系统状态转移（启停、补偿方式等）；

•系统故障处理（冗余运行、停机等）；

•外围开关量信号检测；

•系统模拟量的检测（电压、电流信号等）；

•系统调制算法（二重化多载波移相调制）。

2.控制系统的硬件平台设计

为了更好地实现系统控制任务分配，控制系统采用双DSP架构。由于DSP本身的PWM通道有限，且考虑到FPGA在实现时序逻辑电路的优势，故载波移相调制采用FPGA实现。考虑到功率单元的实际位置，悬浮电容电压采集的要求及信号的抗干扰性，系统采用加装功率单元采样板，通过光纤通信的方式，上传功率单元的悬浮电容电压值。外围低压控制回路主要采用PLC进行控制。人机界面、PLC和控制系统采用总线通信方式互相连接。控制系统整体结构如图8-84所示。

图8-84 主控系统硬件结构图

在图8-84中，DSP1负责通信，DSP2负责控制算法的实现，均采用TI公司的TMS240F28335芯片。两个DSP的通信采用双口RAM。FPGA采用ALTERA公司的CYCLONE系列EP3C25Q240C8N。功率单元采样板主要负责采集功率单元的悬浮电容电压，然后用串行通信的方式通过光纤传至FPGA中。

根据控制系统要求，FPGA内部的模块功能如下：

•与DSP2实现数据交互；

•接收功率单元采样板发送的悬浮电容母线电压值；

•5单元二重化载波移相调制模块。(www.xing528.com)

图8-85给出了FPGA实现功能结构图。在图8-85中，FPGA实现了功率单元采样板的数据上传串行接收以及PWM控制。每一个功率单元采样板在FPGA中都有一个串行接收模块与其对应。将FPGA内部设计成读、写总线分开的总线形式，即读、写操作单独寻址，可以在一定的硬件连接资源的基础上，扩展了有效的地址空间，也可以避免控制DSP对只读地址进行写操作而影响FPGA工作。

PWM载波移相调制模块共包含载波计数器、反相波形发生器、同步比较器、死区发生器以及脉冲封锁部分。图8-86给出了PWM载波移相调制模块结构框图^[210]。

在图8-86中，载波计数器的作用是用来发生载波。在计数器初始化时，DSP2通过地址、数据总线向本模块发送初始化数据，包括载波计数器初值，死区时间等，通过地址译码和数据锁存送入相应模块中。在正常运行时，DSP2在计算出调制波1后，通过地址译码和数据锁存，将调制波1存入调制波寄存器中。反向调制波发生器主要是用来实现二重化载波移相调制，也就是生成另外一路相位相反的调制波2。两路调制波与载波进入比较器，从而得出功率器件的开关信号。死区发生器的功能是用来实现功率器件的延时开通。在5个模块同时工作时，通过设置不同的载波计数器初值及初始计数方向，来实现载波移相。实验分别采用4单元和5单元级联，输出电压波形如图8-87所示。

图8-85　FPGA实现功能结构图

图8-86　PWM载波移相调制模块结构框图

图8-87 级联逆变侧输出电压波形

功率单元采样板控制芯片采用ALTERA公司的CPLD，型号为EPM7256AE。A/D采样芯片型号为AD7656，16位数据位，16位精度。根据控制系统的需求，功率单元采样板程序中包含以下功能：

•对A/D芯片的工作时序进行控制；

•将A/D采集的电容电压进行编码，通过光纤串行发送至FPGA。

功率单元采样板与FPGA通信结构如图8-88所示。

图8-88 功率单元采样板与FPGA通信结构图

在图8-88中，单元采样板与FPGA采用光纤相连，进行单向的串行发送。由于功率单元采样板的A/D芯片数据位为16位，且考虑到装置控制软件读取数据的频率远小于上传的频率，故本通信协议规定的数据帧中，数据位为16位，且无校验位，如图8-89所示。

图8-89 串行通信帧格式

功率单元采样板程序中的工作时序状态控制模块是用来协调串行发送模块和A/D控制模块工作顺序，使其能够有序的执行。具体工作时序如图8-90所示。

图8-90 功率单元采样板循环工作周期示意图

在图8-90中，从循环周期计数器的零点开始，启动A/D转换和发送上一次A/D转换的值。这样流水线式作业，能够让A/D芯片以最高的速率进行转换，并减小采样延时对系统控制的影响。

由于FPGA的时钟与功率单元采样板的时钟是异步的，出现的问题就是如何能够从通信线上读取正确的数据。具体方法是FPGA在采样时钟的上升沿处，对信号线进行采样。从采样时钟采到的第一个“0”数据开始，每采样8次为一个有效数据。目的是提高数据采样的精度与减小两个时钟的时钟偏斜程度。具体采样时序如图8-91所示。

图8-91 串行通信采样示意图

在接收到数据后，由FPGA中的通信控制模块进行数据存储，此处数据存储采用FPGA内部提供的双端口RAM。然后由DSP2通过控制FPGA的接口程序以读取FPGA的双端口RAM，来采集相应单元的数据。