I/O单元设计优化：D508项目

首先介绍I/O单元中的压焊点的版图设计；然后详细介绍薄栅管等4种ESD保护结构。

1.压焊点的设计

任何一种集成电路的版图结构都需要压焊点（PAD）与芯片外部进行连接。当然承担输入、输出信号接口的I/O单元就不再仅仅是焊盘（PAD），而是具有一定功能的模块。依据功能划分，通常分为输入单元和输出单元。输入单元主要承担对内部电路的保护，一般认为外部信号的驱动能力足够大，输入单元不必再具备驱动功能。因此输入单元的结构主要是输入保护。而输出单元担负着对外的驱动，因此需要提供一定的驱动能力，防止内部逻辑过负荷而损坏。另一方面输出单元还承担着内外的隔离并且需要具备一定的逻辑功能，单元具有一定的可操作性。与输入电路相比，输出单元的电路形式比较多。如反相输出I/OPAD、同相输出（统称CMOS驱动）、三态输出，还包括3.1.4节中提到的开漏输出等。

I/O单元与其他版图单元类似，通常也具有等高不等宽的外部形式，各模块的电源、地线的宽度和相对位置仍是统一的，以便连接。所不同的是，I/O单元的引线端位于单元的一边（位于靠近内部阵列的一边）。每一个I/O单元都有一个用于连接芯片与封装管座的焊盘，这些焊盘通常是边长几十到100μm的矩形。为防止在后道划片工艺中损伤芯片，通常要求I/O PAD的外边界距划片位置100μm左右。在整个芯片的版图设计中，PAD的设计直接影响着整个芯片的设计。

D508项目中PAD所包含的层次包括以下几种：poly、cont、metal1、via1、metal2、pad和padtext这几个层次，PAD版图如图3-22所示。

图3-22 PAD版图

图3-23 二极管加电阻ESD保护结构

2.薄栅管ESD保护结构

图3-23a是MOS集成电路中最常见的一种ESD保护结构，需要在电路的每一个压焊点（PAD）都插入该结构。这种结构包括栅极和源极短接的薄栅管MP、栅极和源极短接的薄栅管MN，这两个MOS管可以等效成两个二极管VD₁、VD₂，另外还有一个保护电阻R。保护原理是：实际应用时在PAD上会引入较大的静电，根据晶体管原理，这个较大的静电会引起MP、MN两个MOS管被雪崩击穿。通过插入图3-23a中的ESD保护结构，在这个大的静电还没有到达内部电路之前首先引起两个二极管VD₁、VD₂反向击穿，形成到电源、地的电流通路，把大电流泄放掉；另外电阻R起限流作用；这两个措施就起到了保护内部电路的作用。这种ESD保护结构的ESD保护能力通常在2000～3000V。为了进一步提高ESD保护能力，在D508项目中对这种结构进行改进，如图3-23b所示，这是一种针对NMOS管M的三级二极管加电阻网络的ESD保护结构，针对PMOS管的保护结构与此类似。每一级的原理跟图3-23a类似，但这种结构能够利用三级电阻和二极管网络的限流和分压作用提供多个泄放通路，从而逐级泄放大电流，提高ESD保护能力。以图3-23b中的MOS管MN为例来说明这种改进的ESD保护结构的电路结构参数应该如何选择。MN的栅击穿电压是12.5V，按照ESD保护原理，经过多级限流电阻之后落在MN栅极的电压须小于这个MOS管的栅击穿电压，保护电路才能起到保护作用，通过计算，采用三级二极管加电阻网络结构可以达到保护MN的目的，其中每一级限流电阻值为100Ω，而VD₁、VD₂和VD₃3个二极管也可以采用图3-23a所示的栅极和源极短接的薄栅管。

图3-24就是N薄栅管做ESD保护的版图，上半部分是PAD，下半部分一排指状（finger）NMOS就是薄栅管。

图3-24 薄栅管版图

PMOS上拉器件比NMOS下拉器件具有较强的抗ESD性，PMOS上拉器件可以减轻NMOS器件耗散能量的压力。对于多指型晶体管，不同finger的开启电压不同。指型越长，导通电压越低。具有低导通电压的finger在其他finger开启前就导通，所以，对于具有同样沟道宽度的输出管，采用较长的finger比采用较多的finger更好。

以上这种薄栅管ESD保护结构有一些缺点，那就是对NS和PD两种测试模式（如图3-21所示）的抗ESD电压能力总是比较高，而ND、PS两种测试模式的抗ESD电压能力则要差很多。这是因为在NS测试模式下PAD上接入负的ESD电压，NMOS管寄生的二极管正向导通，同理PD模式下VDD端接地，PAD接入正ESD电压，PMOS寄生的二极管正向导通。在ND和DS模式下，寄生二极管需要反向击穿来泄放ESD电流。对于某一特定器件所能承受的ESD能量是固定的，二极管的正向导通电压大概在0.7V左右，远小于其反向击穿电压，因此二极管正向导通时能承受的ESD泄放电流也远远大于其反向击穿时，即ESD电压远高于反向击穿时的ESD电压。因此如何提高ND和PS模式下的ESD电压耐受电压就很关键。

D508项目中有两个大驱动的输出单元，其输出类型分别为反相器称为CMOS输出（针对电动机驱动端口）和开漏输出（针对LED驱动端口）。反相输出就是内部信号经反相后输出，这个反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动能力。所谓开漏输出就是在输出NMOS管的漏极上并没有接任何形式的负载，在开漏输出单元中的NMOS管通常也是大尺寸的MOS管，因为它们要驱动芯片外的负载。

以上两种输出引脚在进行版图设计时主要考虑以下因素：

1）将驱动管和驱动反相器放置在PAD处，既起到驱动作用又起到ESD保护作用。

2）两种驱动单元中，反相器和NMOS管的宽长比都很大，如50/1、200/1、1000/1，主要是外围驱动LED和电动机用的。设计时采用并联连接的方式，且此处漏端比源端设计的要宽，PMOS管和NMOS管分别用隔离环保护起来。它们的版图分别如图3-25、图3-26所示。

图3-25 漏端输出驱动LED与PAD相结合的版图

3.晶闸管整流器ESD保护结构

图3-27a是晶闸管整流器（Silicon Controlled Rectifiers，SCR）结构的纵向剖面图，图3-27b是这种结构的等效电路图。

图3-26 反相器输出驱动电动机与PAD相结合的版图

图3-27b中MP是一个栅极和源极短接的PMOS管，起到ESD保护作用；VT₁是一个PNP型晶体管，其发射区是由N阱内的P+扩散区构成，N阱是它的基区，P-衬底作为集电区；另一个VT₂是NPN型晶体管，阱外的N+是其发射区，P-衬底是它的基区，N-阱是集电区。以上两个晶体管组成一个称为晶闸管整流器的四层半导体器件。这四层依次是P+扩散区、N阱、P-衬底、N+扩散区，此种PNPN结构内有NPN和PNP之间的正反馈，提供了良好的ESD泄露通路，具有非常明显的ESD保护性能。因此在芯片的每一个PAD上都插入这样一个结构，就能在最小的布局面积下提供最高的ESD防护能力。图3-27b中R1是N阱接触电阻，R2是P-衬底接触电阻。

图3-27 SCR ESD保护结构纵向剖面图及等效电路图

a）SCR ESD保护结构纵向剖面图 b）等效电路图

根据半导体器件原理，上述的四层结构作为ESD保护器件来说，其起始导通电压等效于MOS工艺下N阱与P-衬底之间的击穿电压。由于N-阱具有较低的掺杂浓度，这是由半导体工艺所决定的，因此其与P-衬底之间的击穿电压高达30～50V，如此高的击穿电压使得SCR结构在ESD防护设计上需要再加上额外的二级保护结构，这部分结构在图3-27b中已经标注出来。这是因为图3-27b中需要保护的MOS管M的栅击穿电压只有12.5V左右，而SCR要到30V以上才导通，在ESD电压尚未升到30V之前，这个SCR结构是关闭的，这时SCR器件所要保护的MOS管M早就被ESD电压破坏了，因此必须加入二级保护结构。利用二级保护结构，在其未被ESD破坏之前，SCR结构能够被触发导通，从而排放ESD电流，只要SCR结构一导通，其低的保持电压便会钳制住ESD电压在很低的值，因此MOS管M可以有效地被这个SCR结构所保护。但这种额外增加的二级保护结构必然会造成芯片面积有很大的增加，从而有导致芯片成本的上升。

为解决这个问题，在D508项目中采用了一种改进的SCR ESD保护结构。在该结构中增加一个图3-27b中虚线框中所示的薄栅氧NMOS管VT₃。依据晶体管原理，击穿电压跟栅氧是直接相关的。这个NMOS管以橫跨的方式做在N阱与P-衬底的界面上，可以使SCR结构的起始导通电压下降到10～15V左右，这就使得SCR结构不需要额外的二级保护结构便可以有效地保护电路内部MOS管M，从而减小了芯片面积上的浪费。SCR结构的导通过程描述如下：其内嵌的薄栅NMOS管VT₃发生回流击穿时，引发电流自其栅极流向P-衬底，这会引起电流自N-阱流向P-衬底，也因而触发了SCR结构的导通。为了防止SCR结构在普通MOS管正常工作情形下会被导通，其内嵌的薄栅NMOS管VT₃的栅极必须要连接到地，以保持该NMOS管关闭，如图3-27b所示。

图3-28显示了改进的SCR ESD保护结构版图，包括作为ESD保护器件的VT₁、VT₂和宽长为180/1的PMOS管MP；还有就是作为ESD二级保护器件的薄栅管VT₃。图中VDD是MOS管所接的电源端，GND是MOS管所接的地端。

(www.xing528.com)

图3-28 改进的SCR ESD保护结构版图

4.场管ESD保护结构

厚场晶体管（场管）作为PAD端口的ESD保护的原理是：PAD对VDD放电，当这种ESD电压上升到十几伏时，场管会开启（类似于NMOS管开启）；放电路径为先从PAD通过场管开启泄放能量，然后通过GND与VDD之间的正向PN二极管放电；PAD对GND放电时，也就是场管开启，通过PAD直接对GND放电。

对于场管，不存在栅氧的击穿，所以比薄栅更坚固。用于ESD泄漏的场管的宽度小于栅晶体管的宽度，具有较小的电流分流能力。与场晶体管相比，薄栅晶体管的倒扣电压较低，即如果场管和表面晶体管并联地连在一起，表面晶体管将首先开启，吸收多数能量。

场管的ESD能力跟其漏端面积有主要的关系；漏端面积越大，其ESD能力越高。当然所占的芯片面积也大，芯片的成本也相应高了。一般这两个之间会兼顾考虑，但总体来说场管做ESD保护的最大优点是可以节省芯片面积。

场管版图和场管做ESD保护结构版图如图3-29所示。

图3-29 场管版图和场管做ESD保护结构版图

图3-29a是场管的版图，场管的沟道就是图3-29a中箭头所指两个ndiff之间的缝，间距1.6μm，场管的栅就是pad伸进来的那个沟道上面的铝层。图3-29b是一个具体的输入压点采用场管做ESD保护的版图结构。D508项目中TG1、TG2、TAB、TEST21、TEST2、ORI、ORO、ORI2和ORO2等引脚都采用场管保护结构。

5.全芯片ESD保护结构

以上介绍的几种ESD保护结构都是在芯片的每一个输入、输出端添加大尺寸的ESD保护结构用来泄放突发的ESD电压，以达到保护芯片内部电路的目的，但以上结果通常只能达到上节中所描述的一级ESD水平，即ESD耐压为0～1999V水平，不足以保证芯片不受ESD电压的损害，因此要进一步提高芯片的抗ESD能力必须采用其他的ESD保护结构，下面介绍的全芯片ESD结构就是其中一种。图3-30是一种全芯片ESD保护电路结构。

图3-30 全芯片ESD保护电路结构图

图3-30所示的这种保护结构由ESD泄放及保护结构和常规二极管保护结构两部分组成。其中ESD泄放及保护结构由RC网络、MP和MN两个逻辑控制管以及ESD电流泄放管TESD等组成。这部分原理简述如下：ESD对电路的损伤主要是电路的PN逆向击穿造成的不可逆而导致电路漏电。当VDD网络上出现ESD电压时，Vx初始电压为零，由于电容的惰性，其两端电压不能突变，因此MP管导通，Vg端电压将随着ESD电压上升，TESD管导通，为ESD电流提供了一条到地的泄放通路。TESD的薄栅氧决定了Vg电压不能上升太高，否则会击穿栅氧从而损坏器件。因此RC网络充电抬高Vx端电压限制Vg升高，RC充电时间一定要能够保证ESD能量泄放完才关断MN管，一般要求在200ns左右，TESD管的设计要求能够承载大电流，因此要设计足够的宽长比。正常情况下，TESD管的栅为0V，其实是关闭的，因此不影响芯片的正常工作。

这种全芯片的ESD保护结构能够很好地提高电路的ESD保护能力，但当半导体工艺到深亚微米阶段，为了防止热载流子效应，都会在MOS的源漏端采用浅掺杂（Lightly Doped Drain，LDD）结构。图3-30中的TESD就采用了LDD结构。当TESD导通泄放ESD电流时，大电流从这个TESD的表面通过，这样结深很浅的浅掺杂处很容易损坏，从而限制了这种全芯片ESD保护结构的防护能力。

在D508项目中采用了一种改进的全芯片ESD保护结构，改进的是ESD电流泄放管TESD的连接，如图3-30所示。经过改进后，TESD的栅接地，而Vg输出接TESD的衬底，其余器件结构和参数保持不变。跟通常的全芯片ESD保护结构相比，这种改进的全芯片ESD保护结构引入了寄生的横向NPN管，当VDD网络上出现ESD电压时，会引起Vg电压变化，由于电压的存在，会引起衬底上电子的迁移而形成电流，电流流过衬底电阻后会抬高寄生NPN管的基极电压，最终会触发这个NPN管的导通，这时ESD电流是通过NPN管在衬底上流过而不是在MOS管表面流过，TESD并没有开启而是用其寄生的横向NPN管来泄放ESD电流，而LDD结构不会受到ESD电流的损害，这样就能大幅提高这种保护电路ESD防护能力。

以图3-21中的PS模式为例来分析这种结构的优点。图3-30中电源脚悬空，地脚接低电平，在没有全芯片ESD保护电路时，VD₁寄生二极管将反向击穿泄放ESD电流，而现在ESD电压则会通过VD₂充到VDD网络上，如图3-30所示，再通过ESD保护电路泄放到地。以上ESD泄露方式避免了VD₁的反向击穿情况的出现，同理ND模式也可用这种思路分析。

图3-31中点划线框部分是这种改进的全芯片ESD保护结构的版图，该图显示了逻辑控制管MP、MN和RC网路以及最重要的薄栅管TESD的位置，其中电容与其下的阱电阻组成ESD探测器。从该图可以看出，一个全芯片的ESD保护结构所占的芯片面积只比一个压焊点的面积略大，也就是说这种结构所花费的芯片面积代价很小。

图3-31 全芯片ESD保护结构的版图

在全芯片的ESD结构设计时，注意遵循以下原则：

1）外围VDD、VSS走线尽可能宽，减小走线上的电阻。

2）设计一种VDD—VSS之间的电压钳位结构，且在发生ESD时能够提供VDD—VSS直接低阻抗电流泄放通道。对于面积较大的电路，最好在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个VDD、VSS的PAD，也可以增强整体电路的抗ESD能力。

3）外围保护结构的电源及走线尽量与内部走线分开，外围ESD保护结构尽量做到均匀设计，避免版图设计上出现ESD薄弱环节。

4）ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度和输出驱动能力等方面进行平衡考虑设计，还需要考虑功率的容差，使电路设计达到最优化。

5）在实际设计的一些电路中，有时没有直接的VDD—VSS电压钳位保护结构，此时，VDD—VSS之间的电压钳位及ESD电流泄放主要利用整个电路的阱与衬底的接触空间。所以在外围电路要尽可能多地增加阱与衬底的接触，且N+、P+的间距一致。若有空间，则最好在VDD、VSS的PAD旁边及四周增加VDD—VSS电压钳位保护结构，这样不仅增强了VDD—VSS模式下的抗ESD能力，也增强了I/O—I/O模式下的抗ESD能力。

6）在全芯片ESD保护结构设计时，对于输入、输出端口，必须遵循一定的ESD规则。例如，在靠近栅的漏端容易产生ESD功率耗散。在ESD发生时，这一区域变成一个热源，并且可以扩散到接触孔。如果接触孔到结的距离不是足够大，接触孔将会出现尖峰（spiking）。因此要确保按照以下设计规则进行设计：

①孔距栅在5μm以上。

②管子沟长不能太小，要在1.2μm以上。

③漏端有源区包孔在5μm以上。

④隔离环距漏端在3μm以上。

⑤铝包漏端的孔在2μm以上。

⑥在漏端的接触孔下面加入N阱，由于N阱的结深比N+结深，所以避免了从接触孔到衬底的尖锋。