如何创建顶层电路原理图

利用VHDL语言设计可编程控制器件的内部数字电路时，需要在项目中建立一个顶层电路原理图，用它来描述内部数字电路与可编程控制器件引脚的对应关系。VHDL设计文件与顶层电路原理图通过图纸符号建立联系。

创建顶层电路原理图的步骤如下：

1）创建一个新的电路原理图文件，并保存更名为“TBarLedWindow.SchDOC”。

2）打开新建的顶层原理图文件，选择菜单命令“设计”→“HDL文件或图纸生成图纸符号”，弹出选择VHDL设计文件对话框，如图14-3所示。

图14-3 选择VHDL设计文件对话框

3）在对话框中选择“TWindow.Vhd”文件后，单击按钮。此时，光标上将出现一个方块电路图，在原理图的合适位置单击鼠标左键，放置方块图，如图14-4所示。

4）编辑方块电路图的属性。双击方块图，弹出属性设置对话框，如图14-5所示。

图14-4 由VHDL设计文件生成的方块电路图

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图14-5 方块图属性设置对话框

对于方块图属性设置，我们在前面已经详细讲解过了，在此也不再讲述。

5）在电路原理图中放置其他元器件，放置方法与电路原理图中放置元器件的方法相同，但是为了后面的仿真操作，放置的元器件需要具有仿真属性，应在放置后设置元器件的参数。

6）放置电路端口并放置导线

在顶层原理图中，放置电路端口，把用VHDL语言描述的内部逻辑电路的输入和输出与可编程控制器件的输入和输出引脚连接起来。

完成了前面的工作后，根据设计要求，用导线、总线或者网络标签把它们连接起来，连接好的顶层电路原理图如图14-6所示。

图14-6 绘制完成的顶层电路原理图

注意

只有在FPGA设计项目中，才能使用组端口。此时组端口代表一组联系紧密的电路端口组，并且只有用于连接的总线才具有电气连接意义，这有别于普通电路原理图中的总线。