数字锁相自同步法的优化应用方法

如果在接收端设置本地的时钟源,且其频率与发送端的时钟脉冲很接近,就可以通过数字锁相设备,用自同步法形成位同步或位定时脉冲序列。接收端解调后设置过零检测器,像前面脉冲锁相环自同步法一样,由过零脉冲序列表达接收数据信号的相位。接收端的钟源是晶体振荡器,产生较高的频率为2f0,频率稳定度很高。晶体振荡器本来产生的是振荡正弦波,但可形成脉冲序列。脉冲序列的形成需要经过二分频,故脉冲序列中邻近脉冲间隔为T0=1/f0,于是这振荡脉冲序列可推动必要级数的计数式分频器,使输出频率f降低至m分之一,即f0/m=f,这样输出频率f刚好在数值上等于数据传输速率。由此,分频后的脉冲序列就是需要的位同步或位定时脉冲序列。这个分频脉冲序列加至锁相环的数字式鉴相器中,与过零脉冲序列相互比较相位。

图7.24(a)所示的振荡器输出经过形成过程而产生频率为f0的脉冲序列。图7.24(b)所示的是经过m分频后得到频率为f的脉冲序列,其脉冲间隔T=1/f。当分频脉冲的间隔等于过零脉冲的最小间隔(即数据码元间隔)时,就认为由分频产生的位同步脉冲与接收信号过零脉冲处于同步状态。

分频脉冲与过零脉冲在数字鉴相器中做比较,如发现分频脉冲的相位滞后于过零脉冲的相位(即分频脉冲迟到),就在振荡脉冲序列中添加一个脉冲,如图7.24(c)所示,使分频脉冲的相位提前一个振荡周期时间T0,如图7.24(d)所示。这样就使位同步脉冲相位更接近于接收信号过零脉冲的相位,添加一个脉冲后鉴相器又做比较,如发现还有相位差,就再添加一个脉冲,过程重复下去,一直达到同相为止。反之,如发现分频脉冲的相位超前于过零脉冲的相位(即分频脉冲早到),就在振荡脉冲序列中扣减一个脉冲〔如图7.24(e)所示〕,使分频脉冲的相位落后一个振荡周期时间T0〔如图7.24(f)所示〕,因此,为使位同步脉冲相位更接近于接收信号过零脉冲的相位,扣减了一个脉冲后再使鉴相器做比较,如发现相位还是超前,就再扣减一个脉冲,直至同相为止。

图7.24 接收端产生的位同步脉冲与发送数据的码速同步过程

由此,鉴相器对接收信号过零脉冲与分频脉冲的相位做比较后,决定应该添加或扣减脉冲,使分频脉冲的相位一步一步地提前或一步一步地落后,每一步移动时间为T0,直至分频脉冲与过零脉冲的相位相等,达到相位锁定状态,即接收端产生的位同步脉冲与发送数据的码速同步。

图7.25是码位同步应用数字锁相的方框简图,它包含鉴相器、分频器、控制器和振荡器。鉴相器包含两个与门A1和A2,分别称为超前门和滞后门;控制器主要包含两个与门A3和A4,分别称为扣减门和添加门,还包含触发器等辅助设备;分频器实现m分频,它受到扣减脉冲或添加脉冲的控制,因此常称为可变分频器;晶体振荡器包含脉冲形成和二分频电路,得出两个频率都是f0的振荡脉冲序列,而两个脉冲序列的相位则分别是0°和180°。

图7.25 码位同步应用数字锁相的方框图

可见,过零脉冲和分频脉冲都进入鉴相器的两个门,但进入A1门的分频脉冲相位和进入A2门的分频脉冲的相位相反。当分频脉冲早到(即它的相位超前过零脉冲)时,A1门有输出脉冲至控制器的A3门,而A2门没有输出。当分频脉冲迟到(即它的相位滞后于过零脉冲)时,A1门没有输出,而A2门有输出,脉冲至控制器的A1门。图7.26(a)、7.26(b)分别表示分频脉冲超前时和滞后时鉴相器A1门和A2门的输出情况。

图7.26 分频脉冲超前时和滞后时鉴相器A1门和A2门的输出情况

控制器中的A2门是常开门,只在当两个输入脉冲都来到时才禁闭,A4门是常闭门,只在两个输入脉冲同时来到时才有输出。晶体振荡器产生的正弦波经过脉冲形成电路和二分频,得到两列错开半个振荡周期 的振荡脉冲序列,即相位差为180°的振荡脉冲序列。相位差为180°的两个振荡脉冲序列分别加至控制器的A3和A4两个门,A3门和A4门各有两个输入:一个输入是错开的振荡序列;另一个输入是鉴相器A1门和A2门的输出。

当鉴相器的A1没有输出脉冲加至控制器的A3门时,因A3门常开,振荡脉冲序列能够全部通过而加到分频器的输入端。但当加上鉴相器的分频脉冲相位而超前时,A1门有输出脉冲加至A3门,从而使A3关闭一下,振荡脉冲序列扣减一个脉冲后才加到分频器的输入端,所以A1门称为超前门,相应地,A3门称为扣减门。

当鉴相器的A2门没有输出脉冲加到控制器的A4门时,因A4门常闭,此时没有脉冲通过,但当加上鉴相器的分频脉冲相位而滞后时,A2门有输出脉冲加至A4门,从而使A4门开通一下,在振荡脉冲序列中的两个脉冲之间添加一个脉冲后才加到分频器。所以,A3门称为滞后门,A4门称为添加门。简言之,控制器就是对送往分频器的振荡脉冲序列逐步添加或逐步扣减脉冲,从而逐步接近和获得锁相,使分频器输出的脉冲序列成为正确的同步脉冲序列。

有几个技术指标表达数字锁相的性能。第一个指标是同步误差。由于数字锁相的调节过程不是连续进行的,而是按振荡脉冲的间隔逐步进行的。如振荡脉冲序列的频率为f0,则振荡脉冲间隔为,那么每步调节时间就是T0。如果分频器把振荡序列频率降低m次,则分频序列的频率这分频脉冲序列正是位同步脉冲的频率,等于数据传输的码速。所以,如果位同步周期为T,分频脉冲间隔就为T,同步误差Te将等于每步调节时间T0。

例如,数据传输率为2 4004 bit/s,即分频的输出同步脉冲频率f=2 400 Hz,位同步周期T=1/2 400=416μs。(www.xing528.com)

例如,晶体振荡频率为1 536 k Hz,形成的两个错开波形脉冲序列已经经过二分频,因此振荡脉冲序列f0=768 k Hz,分频器m分频为

故同步误差为

由此可见,分频器的m值越大,锁相所得同步误差越小。

第二个指标是同步建立时间Ts。同步建立时间是指接收端位同步脉冲与接收信号过零脉冲间发生相位失步时进行调节达到重新同步所需要的时间。这个时间当然越小越好,以减少数据传输的失漏。接收端和发送端的最大相位失步是半个码元宽度,为T/2,而每调节一步仅移动时间T/m,所以需要移动=m/2步才能克服最大相位失步。在鉴相器中每进入一个过零脉冲做一次比较后,才能调节一步。在足够长的数据序列中,可假设每一个码元的出现是前后互不依赖的,且1码与0码的数目大致相等,假设平均每N个码元出现一个从0到1或从1到0的过渡,则鉴相器需要每隔NT时间才比较一次,然后才调节一步。所以,平均的同步建立时间为

例如,若过零检测器仅利用从0到1的过渡产生过零脉冲,则可以认为数据序列中每四个码元出现一个从0到1的过渡,即N=4。在这种假设下,同步建立时间Ts=2m T,在式(7.34)的例子的同步建立时间为Ts=2×320×416.6μs=0.266 s。如果采用外来同步信号经过数字锁相得到位同步脉冲,那么每个码元都有一个外来同步脉冲可供鉴相器做比较,也就是每个码元有一个过零脉冲,即N=1,同步建立时间将缩短为

然而,不管是自同步或外同步,Te与m成反比,Ts与m成正比。m值如选得大,对同步误差虽有利,但同步建立时间不利。在考虑系统设计,选择m值时,须兼顾这两项指标。

第三个指标是同步保持时间Tc。在接收端与发送端已经建立同步状态以后,如由于某种原因使信号中断,或连续出现1码或0码时,接收端的鉴相器得不到从D到1或从1到0过渡产生的过零脉冲,无法做比较,位同步脉冲频率将向本地振荡的固有频率方向移动。而发收两端的晶体振荡器固有频率是不可避免地存在小量频率差的,同步保持时间就是指在这种情况下能够维持间步的最长时间。发收两端振荡器的固有频率分别f1和f2,频差为Δf,两个频率的几何平均值发收两端振荡器振荡的周期分别为T1和T2,周期差为ΔT,中间频率的周期为Ta。在同步状态时,Ta=T1=T2。信号中断后T1与T2不相等,每经过Ta时间,发收两端的脉冲将在时间上错开间隔|T1-T2|。也就是每隔一秒种,发收两端的脉冲将在时间上错开秒。如根据误码率指标q,确定最大容许错开时间为秒,则最大的同步保持时间将为

按照这个关系,可以根据从误码率确定的秒和两端振荡器的固有频率,计算最大的同步保持时间。或者,根据要求的同步保持时间指标,可以计算两端振荡器容许的频差。

从上面介绍的数字锁相原理可知,它不仅可以适用于码位同步,而且也可以适用于载波同步,只须从插入导频取得过零脉冲即可。然而,在数字锁相设备中分频器的分频m值往往很大,也就是分频链包含很多级的分频器,数字锁相工作速率受到多级分频器工作速率的限制,目前的元器件大约只能容许数字锁相在频率几十兆赫兹以下运用。

上面讲的数字锁相方式在实际应用时还需要添置一些必要的设备和措施,才能达到完善的效果。例如,在同步状态过零脉冲和分频脉冲本来应该在时间上对齐,但当接收信号受到噪声干扰而前后抖动时,过零脉冲的边沿忽而超前,忽而滞后,这使分频脉冲出现相位误差,为此,数字鉴相器输出宜加接积分部件,以便减少这种由噪声降低数字锁相精度的问题。

还有,在上述数字锁相方式中,一个过零脉冲与分频脉冲比较相位一次仅添加或扣减一个振荡脉冲,它不管相位误差大小,总是只调整一步,即校正系数K=±1,如图7.27(a)所示。其实,为了减小锁相所需时间,应该使校正系数K随着相位误差值加大而改变。数字鉴相器的输出应该加装可变校正系数部件,使鉴相特性呈现阶梯形,如图7.27(b)所示。把相位误差分成若干小部分,每部分各为S。当相位误差小于1 s时,送出一个校正脉冲;当相位误差大于1 s而小于2 s时,送出二个校正脉冲,依此类推。

图7.27 数字鉴相器加可变校正系数部件的工作状态