共源—共栅电压开关逻辑门电路优化

相关测试试验研究工作表明，共源-共栅电压开关逻辑门电路（CVSL）具有一定的抗单粒子瞬态扰动能力，即对单粒子瞬态扰动敏感性及引起系统故障的能力具有一定的减缓作用。一般来说，一个共源-共栅电压开关逻辑门电路包括具有存储能力的两个电路节点，一个是功能节点，另一个是辅助节点。在CVSL中，NMOS晶体管连接到输入。构建两个互补的NMOS下拉网络，然后将其连接到一对交叉耦合的上拉PMOS晶体管。在图6-43中，右侧的NMOS下拉配置类似于传统NAND门中看到的配置，因此产生了NAND功能（f）。另一方面，两个并联的NMOS晶体管产生AND功能（f′），因为它被赋予了反相输入。输出节点通过PMOS晶体管连接在反馈回路中，与CMOS相似电路相比，对SET脉冲具有更高的免疫力。该反馈连接实际上增加了逻辑操作的稳定性。除非输入数量众多，否则CVSL门电路可能会导致延迟增加。这是由于以下事实：由于反馈连接，CVSL门在某种程度上充当了两级逻辑门。Hatano（波多野）等人针对4级CVSL XOR链路的性能进行了试验测试，发现CVSL门电路的作用比其CMOS对应结构的慢2.5倍，另外，CVSL门电路还需要输入变量的补充。

图6-43　共源-共栅电压开关逻辑门电路结构图

CVSL逻辑门的基本前提是介于动态逻辑和静态逻辑之间。逻辑门的输入仅连接到N沟道器件，而P沟道器件以背对背的方式连接，如图6-44所示。每个门都具有彼此相反的双路输出。因此，信号信息存储在两个输出节点上，而不是像大多数逻辑系列一样存储在一个输出节点上。在图6-44中，标记为S（与非函数）的节点及其倒数S′（与函数）可用作输出节点。NAND侧和AND侧的沟道配置与常规NAND和NOR配置相似；但是，NOR侧的输入被反相以产生AND功能。逻辑门的两侧以反馈方式连接的状态增加了逻辑操作的稳定性。当输入施加到门时，N沟道器件首先将节点S或S′拉至逻辑“0”，随后将对置节点拉至逻辑“1”。其中，下拉时间由N沟道器件决定，上拉时间由P沟道器件决定。

图6-45所示为共射-共基电压开关逻辑电路实现的设计原理示意图。

图6-44　共射-共基电压开关逻辑电路设计一般原理示意图

图6-45　共射-共基电压开关逻辑电路实现的设计原理示意图(www.xing528.com)

与传统的静态逻辑门相比，由于CVSL逻辑门（为清楚起见，下面的讨论将使用两个输入逻辑门）每个逻辑门包含两个额外的晶体管，因此每个门的布局面积要求增加。但是，这些额外的设备处于NOR配置，并且是N沟道器件，导致最小的面积增加。对于这种布局，与传统逻辑门相比，每个门的面积仅增加了8%。该数字仅用于两输入逻辑门。对于复杂功能，由于与多个静态逻辑门相比，仅使用一个CVSL门，因此面积损失实际上取决于每个CVSL逻辑门使用的输入数量。可以安全用于辐射环境约束电路的输入数量取决于N沟道器件的总剂量响应。对于复杂的门，输出节点与地面之间的N沟道器件数量将与输入数量成比例。每个闸门的N沟道器件数量较多时会导致总剂量性能不佳，结果，必须在CVSL逻辑电路的面积和总剂量易损性之间做出折中。

但是，由于双逻辑系统要求与两个P沟道晶体管和四个N沟道晶体管相关的电容器需进行充电和放电，因此CVSL系列的功率要求增加了。在传统的静态逻辑与非门中，假设扩散和互连电容的贡献不大，则两个P沟道晶体管和两个N沟道晶体管的栅极电容对总电容有很大贡献。对于CVSL栅极，增加的晶体管数量自然会导致每个逻辑门的电容增加。将CMOS集成电路（IC）的功率估计为CVf，每个栅极的电容器值的增加会成比例地增加功率要求，假设N沟道与P沟道电流驱动比为3，则与静态逻辑门相比，CVSL的栅极电容与另外两个N沟道器件有关的电容将增加20%。这将导致功率需求的类似增加。