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动态阈值MOS逻辑阵列电路原理解析

时间:2023-06-25 理论教育 版权反馈
【摘要】:在动态阈值MOS逻辑阵列电路中,所有晶体管的栅极与它们的衬底相连。有关分析表明,阈值电压降落将会使逻辑电路的临界电荷增大,从而降低了单粒子瞬态敏感性,所以,可以利用动态阈值MOS逻辑阵列电路的这种低阈值效应来进行单粒子瞬态的减缓设计。图6-41动态阈值MOS逻辑反相器电路原理示意图从图6-41中可以看出,由于栅极与衬底的连接,体电位通过改变栅极电压而改变。

动态阈值MOS逻辑阵列电路原理解析

我们知道,随着VLSI技术的进步,由于增加了电路频率和增加了芯片面积尺寸,芯片总功耗也不断增加。随着功能尺寸的缩小,设计人员有时会将整个系统置于芯片上(SOC),这会导致更大的芯片尺寸。由于功耗与电源电压的平方成正比,因此降低功耗的一种常用方法是降低电源电压。阈值电压也按比例缩小,以补偿由于电源减少而导致的性能损失。但是,阈值电压的降低受到可以安全容忍的失相漏电流的限制。因此,为了将电源电压的下限扩展到0.6 V及以下,提出了动态阈值电压MOSFET(DTMOS)方案(Assaderaghi等,1994)。与传统的MOSFET电路相比,该技术可提供超低电压的高速,低功耗工作,但除了功耗以外,系统可靠性却是一个重要的挑战。

在动态阈值MOS逻辑阵列电路中,所有晶体管的栅极与它们的衬底相连。其高速工作的原理是通过正向偏置开关晶体管来实现的,而较低的泄漏电流则是通过对其他晶体管的零偏置而获得。这里特别提出的是,这种逻辑阵列电路通过对体/源PN结的正偏置(至少不低于0.6 V),强迫处于开状态晶体管的阈值电压降落。有关分析表明,阈值电压降落将会使逻辑电路的临界电荷增大,从而降低了单粒子瞬态敏感性,所以,可以利用动态阈值MOS逻辑阵列电路的这种低阈值效应来进行单粒子瞬态的减缓设计。

研究者已经提出了许多技术来减轻组合逻辑电路中的单粒子瞬态脉冲。这些技术可以减轻软错误,但会带来面积、功耗或成本方面的损失。除了SET加固外,还应考虑针对“软延迟”的加固设计,因为随着新技术的不断发展,软延迟效应影响正在变得明显增加。研究者已经提出了采用驱动程序调整大小的技术来减轻SET和软延迟效应的影响,但是它也引入了面积和功耗方面的代价(Gill等,2004)。驱动器大小调整技术增加了节点电容和驱动器强度,从而降低了器件对软错误的敏感性(Zhou and Mohanram,2006)。更大的驱动能力可快速驱散节点上收集的电荷,从而降低器件对SEE的敏感性。

结果表明,DTMOS配置的临界电荷值比正常的临界电荷值高约50%。在减轻SET的过程中,研究工作者提出了一种基于标准DTMOS方案与驱动程序大小结合使用的强化技术。与单独调整驱动器尺寸相比,这种组合方法可节省大量面积。这在原理上是可能的,因为与传统的DTMOS门相比,标准的DTMOS门具有更高的SET健壮性

文献[9]中的传统驱动器尺寸确定技术相比,组合方法在SET缓解中节省了约30%的电路面积。但是,该技术需要对晶体管主体端子进行单独偏置。因此需要三阱CMOS或SOI技术。它还要求使用低于0.6 V的低电源。

在普通的CMOS反相器中,晶体管的衬底端子连接到固定电压。PMOS和NMOS晶体管的基板分别连接到VDD和地。但是,具有固定体电压的MOSFET在较低电压下的电流驱动能力有限(Hiramoto和Takamiya 2000)。在动态阈值电压MOSFET(DTMOS)电路中,晶体管的基板连接其栅极,如图6-41中的标准DTMOS反相器电路所示。(www.xing528.com)

图6-41 动态阈值MOS逻辑反相器电路原理示意图

从图6-41中可以看出,由于栅极与衬底的连接,体电位通过改变栅极电压而改变。它在逻辑转换期间提供低阈值电压,而在MOSFET截止状态期间提供高阈值电压。高速工作是通过对开关晶体管施加正向偏置来实现的,而低漏电流是通过施加零偏置来实现的。因此,DTMOS电路以高速和低功率工作。已经提出了不同的电路来改进图6-41标准的DTMOS设计。图6-42(a)~(d)显示了不同的基于动态阈值的电路,这些电路可以较好地用于缓解软错误和软延迟错误。图6-42(a)是通过增加最小尺寸的辅助晶体管来减少待机泄漏电流的(Chung,Park and Min,1996)。这些最小尺寸的辅助晶体管有助于通过管理体偏置来增加电流驱动。由于使用输出电荷来增加主晶体管的体电位,因此减小了反相器电路的输入负载。另一种是使用小型辅助晶体管的技术(见图6-42(b))(Gil,Je,Lee and Shin,1998)。在该方案中,主晶体管的衬底连接到源极,栅极(输入)连接到漏极,而漏极(输出)连接到辅助晶体管的栅极。与其他技术相比,该技术提供了最高的速度。图6-42(c)给出了另一种设计技术,它类似于图6-42(a)所示的技术。唯一的区别是辅助器件的栅极连接到主晶体管的漏极而不是栅极(Drake,Nowka and Brown,2003)。与标准DTMOS以及图6-42(a)和6-42(b)所示的技术相比,此技术在功率延迟乘积(PDP)方面效果最佳。图6-42(d)所示的是不使用小型辅助晶体管的另一种设置(Soleimani,Sammak and Forouzandeh,2009)。

图6-42 不同的基于动态阈值的电路原理设计图

(a)方法1(Chung,et al,1996);(b)方法2(Gil,et al,1998);
(c)方法3(Drake,et al,2003);(d)方法4(Soleimani,et al,2009)

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