SET信号在程序中的屏蔽方式

在SET传播过程的减缓设计中，可以采用对SET脉冲的屏蔽设计方式，如具体针对逻辑电路或寄存器单元，可以应用信号屏蔽的方法有效降低SET的输入在寄存器单元输出形成单粒子翻转（SEU）。

（一）电信号屏蔽

这种屏蔽效应是利用逻辑门电路的电滤波能力而实现的，如果单粒子瞬态脉冲没有足够的幅度和宽度，它将在后续门电路的传播中发生衰减。

电信号屏蔽实际是两种电效应的组合作用方式，当脉冲通过逻辑门电路时，这种电效应可以降低脉冲幅度。一种效应就是由晶体管开关时间引起的电路延迟使得脉冲的上升和下降时间增大；另一种是电路中短脉冲的幅值可能会降低，这是因为输出脉冲到达最大幅度值之前，栅电路可能会关闭。这两种电效应的综合作用可能导致脉冲持续时间缩短，使其传播过程中不易造成软错误。这种效应对门电路来说是一种级联过程，从一个门电路级联到下一个门电路；由于在每个门电路处斜率减小，因而脉冲幅度降低。在描述这种电屏蔽效应时，可以采用两种模型构造成一种模型来分析这种电屏蔽效应对单粒子瞬态脉冲的减缓作用。在确定输出脉冲的上升沿和下降沿时间模型时，可以采用Horowitz模型。在确定输出脉冲幅度和宽度衰减变化特性时，可以采用“逻辑延迟衰减效应”模型。

在Horowitz模型中，主要是基于输入脉冲的上升沿和下降沿时间，采用相关电路参数，计算出输出脉冲的上升沿和下降沿时间。如对CMOS电路而言，计算中包括电路模型参数、门电路开关电压等。在计算门电路开关电压时，可以利用迭代平分方法计算，计算中可以利用SPICE仿真软件计算得出的上升沿和下降沿时间作为参考，对迭代计算的开关电压进行校对。(www.xing528.com)

在“逻辑延迟衰减效应”模型中，认为门电路从其先前的转换中切换过来之前，当一个输入进行转换时，将会发生延迟衰减过程。当发生这种情况时，在输入脉冲幅度达到峰值以前，门电路将会发生反向切换，从而造成了对输出脉冲幅值的衰减。在针对单粒子瞬态减缓设计分析中，Bellido Diaz等人建议和提出了“逻辑延迟衰减效应”模型及其应用设计。在该模型中，就一个脉冲在门电路中传播时，提出了确定其幅度如何衰变的计算分析方法。该模型主要基于门电路的两个时间参数来确定输出脉冲幅值大小，一个时间参数就是输出转换和下一个输入转换之间的时间间隔，另一个时间参数是门电路完全开启所需的时间。

（二）逻辑信号屏蔽

在逻辑电路或寄存器单元中，如果逻辑输入未启用脉冲采用的逻辑路径，则将禁止脉冲在电路链中传播。因此，可以通过逻辑屏蔽来屏蔽SET；逻辑屏蔽是另一种屏蔽效果，可抑制组合逻辑中的软错误，并且可能对SER产生明显影响。由于在电路分析模型中可以将每个逻辑门放置在通往锁存器的有效路径上，因此有时不考虑逻辑屏蔽的影响。在分析过程中，因为模型将需要考虑实际电路和相关的输入情况，因此合并“逻辑屏蔽”可能会大大增加模型的复杂性。Massengill等人针对“逻辑屏蔽”开发了一种专用的VHDL仿真分析器，该仿真器可以“分析实际电路中的软故障并为逻辑屏蔽的效果建模”。他们发现逻辑屏蔽对SER的影响在很大程度上取决于电路输入。另外，存储单元中也可能出现类似于逻辑屏蔽的效果。例如，如果在存储失效数据的存储元件中发生了软错误（即不会再次使用的数据），则在某种意义上说它在逻辑上被屏蔽了。另一个例子是诸如分支预测器之类的存储器结构中的软错误，它可能导致性能降低，但不会产生错误的结果。

另外，也可以采用时阈信号屏蔽的方法，如在存储单元的输入端存在SET脉冲的时段中，应设置锁存时钟边缘，这样一来，如果在没有时钟边缘时，SET脉冲可能会被屏蔽。