单粒子瞬态脉冲在传播过程中，可以跨越一系列的逻辑电路，在一定的条件下，最后可能到达某一存储单元电路。如果诱发的脉冲正好在存储单元电路的锁存窗口期间到达，那么可能导致不正确的数据被存储，从而导致软错误发生，即发生单粒子扰动性翻转。SET的具体电路响应很难评估，至今为止，针对单粒子效应现象开展测试的大部分传统器件都对SET不太敏感。此外，与系统的时钟频率相比，离子诱发产生的瞬态脉冲宽度比较窄，所以一般传统数字逻辑电路对SET不敏感。通常，如果电路单元栅极输出上激发的一个瞬态脉冲碰巧遇到采样过程，那么SET将以可以观察到的方式在电路中传播，这样一来，作为一个试验测试的结果，逻辑电路中的SET灵敏度表现出与工作频率及辐射条件等相关。在21世纪初，由于设计用于空间电子系统的数字电路运行速度相对来说适中，所以SET的减缓设计没有变为主要关注的方面。但近十年来，由于新型集成电路及纳米器件的空间应用，对SET的减缓设计技术需求变得迫切，研究十分活跃；如针对应用于新一代FPGA中的电源功率调制电路的高精度要求，进行了模拟电路（调制器）SET试验测试，测试结果表明SET会影响核心电源电压的输出精度，导致设计中建议采用相关分离模拟器件替代集成器件。通过对数字电路和模拟电路的大量SET测试试验和相关分析总结，人们得出SET减缓设计的一般原则主要有三个方面：首先，在器件工艺制造和单元结构设计中，实现对SET电荷的耗散作用及过程，如采用较强的驱动能力和较高的容性载荷设计；其次，在一个具体功能电路上实现SET脉冲的过滤能力，如采用“双数据流”设计以实现互补逻辑电平的传播，在比较器中使用“自动归零”技术等；最后，在部件及电路板级上实现时间和空间冗余，如采用三个斜交时钟与TMR触发器相连的实时表决方式，“结网”三倍量设计方法（如时钟、复位）等。(www.xing528.com)
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