降额设计的通用要求

从第4章相关章节讨论可知，在电路设计中，通过降低功率器件形成单粒子烧毁和栅击穿响应的偏置电压，可以减轻在轨飞行时的单粒子效应（SEB和SEGR）敏感性。我们知道，在电子学电路设计中，所谓降额使用，就是在正常运行限制条件下运行器件以增加其预期工作寿命。如对功率MOSFET器件，可在规定的最大VGS和VDS额定值以下进行加电工作，可增加其预期工作寿命。大量的试验测试表明，在具有给定LET值或以下的重离子照射的情况下，利用获取的SEE响应曲线，通常会演绎出无SEB或SEGR现象出现的器件且处于关闭状态的最大偏压，从而为实现SEB或SEGR减缓设计提供数据。实际设计过程中，有时为了降低功率器件在轨SEB或SEGR的敏感性，需要进一步降低这些处于关闭状态偏压的额定值，以提供安全余量。该安全余量表征了器件对轨道上更多的高能离子的响应之间的部分可变性和不确定性，在低于SEB或SEGR产生阈值的离子撞击下，给出的余量限制了该情况下导致的器件电应力。大部分功率MOSFET器件的VGS和VDS的一般电设计降额系数可以在相关技术文献中查阅到，例如美国NASA技术文献“EEE零件选择，筛选，鉴定和降额说明”等。这些降额因子的设置旨在限制器件应用于正常运行极限，以减少电应力和热应力，从而降低器件的退化速度。实际上，在辐射防护设计中，设计师可以将这些相同的降额因数应用于利用试验获得的功率MOSFET的SEB或SEGR响应曲线评估上，因此，电路设计工程师可以接受的VDS最大幅度是发生SEB或SEGR之前最后通过的VDS的0.75倍。在降额设计方面，有关设计单位（例如NASA戈达德空间飞行中心）的惯例是将处于关闭状态的VGS限制在标称零伏关闭偏置的二极管压降之内。其他类似器件可能会允许“硬关断”条件，从而允许更高幅度的关断状态VGS允许更快的器件关断，或者在商用功率MOSFET中考虑器件在任务期间累积电离剂量时的栅极阈值电压偏移。显然，这种缓解策略可能会严重限制功率MOSFET的电压开关功能的有效应用。

降额设计也具有一定的局限性。在单粒子效应试验评估中，一旦使用适当射程的离子为特定表面入射测试的要求，定义了单粒子效应响应曲线，就可以按照第4章所述，对最后通过的漏源电压施加降额系数。如果功率MOSFET的最大静态和瞬态VDS胶合电压不超过该降额的偏置指标，则适合该电路应用。可以将最大截止状态VGS限制在标称零伏截止状态偏置附近。

实际上，针对诸如功率MOSFET器件的SEB或SEGR的降额设计过程，是基于对其在整个航天器任务寿命内对实际空间辐射环境的响应的有限了解而开展的。例如，针对VDS的降额因子是为了解决非辐射引起的可靠性问题而给出的；使用这种降额系数的理由是，在离子撞击期间，器件栅极下方的电荷累积会将有效VDS提升到一定的电应力水平。另外，在重离子撞击时，栅极氧化物电场随VGS的变化也是未知的，因此，在降额设计时，关闭态VGS范围通常要受到严格限制。值得指出的是，不正确的降额程序会导致过度的任务成本，要么是由于降额不足导致的意外风险，要么是由于降额过度导致了性能降低和设计成本增高。我们知道，总电离剂量效应会改变栅极阈值电压并降低功率MOSFET的漏源击穿电压；另外，导致位移损伤的非电离剂量也将造成硅中的电荷迁移速度降低。通过降低器件单粒子效应响应曲线偏置而产生的设计裕度，也可以缓冲因部件间变化而导致的重离子撞击所引起的额外电应力。但这种降额设计没有考虑整个航天器任务寿命期内接收到的累积剂量与SEB或SEGR敏感性之间的潜在协和作用过程。在这一方面，人们初步研究调查了这种潜在的协和作用，相关试验结果有限，并且对所涉及的机制也缺乏有效洞悉。

图6-33为利用功率MOSFET器件获得的一组典型试验测试数据，图中给出了器件典型的安全工作区（SOA）。在针对SEB或SEGR的降额设计中，最常见形式是为指定离子指定工作电压。在图中，对于每种离子类型和LET值，都显示了一条响应曲线，虚线表示采用降额系数为75%的安全工作区域（SOA）。这意味着器件在空间飞行时，应在图6-33中的降额曲线以下的电压下使用。应当指出，这样的减缓设计方法也有一些缺点，首先是它们在合规级别上设置了任意级别的LET值，在大多数情况下，选择LET限为包括离子拐点以下的所有离子（请参见相关轨道积分LET谱图）。针对几种典型轨道辐射环境的计算分析，通常建议离子LET值选择范围为30～40 MeV·cm2/mg。但从第1章给出的重离子环境数据可知，较高LET值的离子通量率通常会低得多，如果航天器任务周期非常短，这种设计选择可能就过于保守。此外，此降额方法还假设所有SEGR/SEB现象在所有功率器件上都是一致的，但实际上，诸如Selva03、Mulford02、Boden06或Coss98之类的任何器件的测试数据都表明，SEGR/SEB特性在器件额定电压、制造商、批次等之间都会变化很大。最后，在非常高的LET值的重离子照射下，观察到许多非常奇特的和非线性的SEE现象，因此，威胁到任务的任何事件都应针对这些现象而降低。例如，高LET值时可能存在“微烧毁”的可能性增大，如果是航天器任务周期性更长的任务则面临更大的风险。

图6-33　功率MOSFET典型安全工作区

（虚线代表了75%的降额）

尽管SEGR/SEB特性主要取决于器件施加的偏压，但也应降低器件所有参数大小以消除相关损害影响的威胁（请参阅第4章4.5与4.6节）。在晶体管级上来说，典型降额是通过将应力参数乘以适当的降额因数来实现的，如表6-10所示。请注意，对于已知的测试数据，应将降额系数计入最大存活值。例如，如果漏源额定电压为100 V的器件在VDS=80 V时表现出SEGR，则经降额考虑后选择的最终工作电压为80 V的75%或60 V。表6-10中的许多参数取决于器件将在其中运行的电气和热环境。因此，也应该知道器件或集成电路在飞行应用电路中的使用条件和使用环境，以便实现安全的降额设计。

表6-10　晶体管应力参数降额系数(www.xing528.com)

在表6-10中，器件的电流和电压是每个参数相对于时间的变化，会给器件造成压力。建议降低这些参数，因为迅速的电和热应力会加剧SEE效应造成的损害。表6-11列出了许多经过太空飞行测试的器件以及SEGR降额设计采用的晶体管电压数值建议。当然，该表不能用于任务保证设计，因为仅器件之间的变化就不能提供全面的降额清单。相反，在选择器件时，此表旨在粗略估计降额系数，从这些数据还可以看出，由于变化幅度很大，因此无法将降额方法统一应用于所有SEGR降额防护设计中。

表6-11　SEGR降额设计采用的晶体管电压参数　V

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