单粒子效应减缓方案的优化设计

在航天器电子系统设计中，虽然说采用具有一定加固性能或对单粒子效应不敏感的电子器件或集成电路是设计师们最为期望之事，但在许多具体的工程情况下，有时由于器件获取和费用限制的困难，这一设计期望在航天器电子系统或设备的工程实施中难以实现，所以采用单粒子效应减缓设计方法去克服单粒子效应对系统的影响是航天电子设备设计师们常常面临的主要问题之一，也是航天器在轨可靠工作及维护的主要保证之一；同样，在电子器件或集成电路设计与制造中，期望有比较经济有效的工艺改进和结构优化设计方法，来降低集成电路单粒子效应的敏感性。

从前面几个章节的叙述我们知道，除了在工艺制造和结构设计上采用了加固设计技术的所谓加固器件以外，航天电子设备设计中可能采用到的关键电子器件和集成电路（如SRAM、DDRAM、Flash、CPU、线性电路、DC/DC、ADC/DAC等）几乎都对单粒子效应具有不同程度的敏感性；在航天器电子设备的设计中，最好的选择是采用对单粒子效应不敏感的电子器件和集成电路，但从设计的效费比角度来说，这种期望在工程设计上是难以解决的；即使是这样，在许多电子设备具体应用条件的限制下，仍然需要采取合理有效的单粒子效应防护设计措施，来降低单粒子效应对系统的危害性和带来的可靠性风险。在单粒子效应防护或减缓设计中，相比较通常所谓单粒子效应不敏感器件而言，单粒子效应敏感性器件的敏感程度可能要高出好几个数量级，所以采用有效的减缓设计措施，是提高系统在空间辐射环境中安全可靠运行的保证，也是航天器完成既定任务和目标的重要支撑。在国内外航天器研制的设计实践和在轨运行维护及维修的需求下，航天器设备研制生产单位和机构均要求对单粒子效应敏感的电子设备具有一定的防护设计，以提高其寿命和可靠性。针对航天器电子设备来说，特别是计算机系统，二次电源系统等核心关键电子设备，一般在需求中都有针对单粒子效应的防护设计说明，有时具体到对电子器件和集成电路提出防护级别的分类和分析方法，例如，由于存储电路几乎是现代电子系统构成的基础单元之一，存储器类是首先必须考虑SEE防护的基础电路之一，而微处理器和微控制器类是SEE防护的核心电路。另外，随着电路逻辑网络结构越来越复杂，单粒子效应，尤其是单粒子瞬态对电子系统的威胁方式也变得五花八门，危害性程度也变得轻重不一，电路逻辑网络的SEE防护也日渐成为关注重点。

常见的单粒子效应防护设计方法主要有三个方面：第一，工艺设计技术；第二，检错纠错技术；第三，部件级或系统级设计技术。在半导体器件和集成电路制造工艺设计防护层面上，例如，可以采用工艺方法来增加敏感区的水平间距，从而降低单个粒子撞击敏感区的可能性。采用这种防护设计可以实现对单粒子翻转（SEU）、单粒子瞬态（SET）、多单元翻转（MCU）及单粒子锁定（SEL）敏感性的减缓效果。如在器件水平方向的工艺设计中，可以通过插入保护环，增大P阱间的距离，在触发器或锁存器之间插入阱接触阵列，在锥形单元（Tap Cell）邻近设置时钟反相器，在动态随机存取存储器单元中插入沟道电容器和传输门电路等，来实现对单粒子效应的减缓作用；同样，在垂直方向的工艺设计中，可以通过在半导体垂直结构中插入防护材料而实现对单粒子效应敏感性的降低。例如，在外延层中插入一定厚度的硅层可以有效降低单粒子锁定敏感性。

在检错纠错技术层面，主要是针对单粒子翻转及多位翻转实现的设计方法；最常见的检错方法就是奇偶校验位方法，我们知道，奇偶校验位的方法可以对单粒子翻转错误进行检测，但不能对单粒子翻转进行纠正。在奇偶校验中，一旦检测到翻转错误，该区域可能不再使用，因此，奇偶校验位的方法可能会与一种重复复制的机制相关联，该机制引入了延迟过程，但恢复了可用性。纠错码方法可以实现错误检测和纠错的功能，在现代电子器件和集成电路中，几乎绝大部分器件都内建了纠错码功能，例如在存储器中这种方法被广泛使用。在检错纠错代码中，那些纠错码所能处理的错误数量也被称为ECC的指令阶代码。一个单指令代码可以防止单个位翻转（SEU），而较高阶指令代码可以防止多位翻转（MBU）。显然，多位翻转（MBU）和多单元翻转（MCU）的显著增加将会倾向于高阶ECC的应用，虽说如此，但是随后复杂度的增加可能会达到这样一种情况，即检错纠错代码不再适用于存储器快速存取的需求。(www.xing528.com)

在部件级或系统级设计技术层面，可以采用空间冗余和时间冗余的方法实现单粒子效应的减缓设计。如在空间冗余设计方面，由于运算的重复性、结果的可比较性及被淘汰的可能性，在计算和指令的执行过程中，使用空间冗余技术可以提供一定的可靠性。这种缓解技术主要用于保护基于计算的应用不受SEU、MCU及SEL的影响。在空间冗余技术实现中，有具有多个表决器选择的三模冗余（TMR）、双模冗余（DMR）、近似逻辑电路、特殊单元结构设计（如内置软错误恢复单元（BISER）、双联锁存储单元（DICE）、重离子瞬态单元（HIT））等。相比空间冗余设计技术，时间冗余设计的主要优点表现在其可以提供一个可以忽略不计的或者较少的时间花费。这种缓解方法主要用于保护基于通信的应用程序免受单粒子瞬态（SET）和单粒子翻转（SEU）的攻击，最为广知的时间冗余设计就是针对时钟或异步通信管道（异步通信相当于网络或时钟逻辑的DMR）的故障过滤方法，另外，具有移位输出的内置软错误恢复单元（BISER）也是一种时间冗余设计的实现。

在部件级或系统级设计技术层面上，也可以采用其他设计方法来减缓单粒子效应的影响，诸如重新擦写、交织交错、复位/循环、设计余量等设计方法的应用等。重新擦写通常与ECC或TMR方法一起使用，用于防止单粒子翻转（SEU）和多位翻转（MBU），擦写方法旨在避免（或延迟）超出主要缓解技术能力的错误累积；交织交错是指修改电路中的逻辑路径，以防止诸如MBU和MCU之类的多重干扰，由于这种设计引入了电路的复杂性和延迟特征，因此它的实现需要根据访问和执行速度的要求来验证。单粒子锁定（SEL）和单粒子功能中断（SEFI）通常会在复位和电源循环后消失，所以电源复位/循环设计方法对电路或集成电路的SEL和SEFI具有一定的减缓作用，但这种设计方法会对电路功能的可用性有直接影响，并且与设计的循环频率密切相关；另外，这种设计方法也可能造成电路过早出现老化。在电子器件和集成电路应用中，对一定的关键参数保留设计余度，也可以提高其抗单粒子效应的能力，在减缓单粒子烧毁和单粒子栅击穿的设计中，对关键参数的降额使用是防护设计的主要措施之一。例如，在航天电子系统设计中，一般的规范性文件中都规定了设计余度，以防止MOSFET器件、绝缘栅双极性晶体管（IGBT）及二极管等部件出现单粒子烧毁（SEB）和单粒子栅击穿（SEGR），这些器件的设计余度一般规定在50%～75%范围。