基于芯片的内嵌式SET脉宽测试优化方法

如4.3.1节所述可知，基于芯片的内嵌式SET脉宽测试方法实际就是一种自测试电路的测试方法。人们在电子器件加固设计和基本单元的耐单粒子辐射能力检验的研究过程中，开发出了镶嵌于芯片内部电路的脉冲捕获测试方式，即基于芯片的内嵌式SET脉宽测试技术。在这种SET脉宽测试方法中，脉冲捕获电路被设计放置在待测目标电路链路的输出端，捕获电路具体由反相器和触发器组合而成，并且脉冲捕获电路由SET脉冲本身所触发。而捕获的SET脉冲特征根据锁存寄存器显示的数值的二进制进行编码，SET脉冲宽度由临近“1”数值的数目所确定。图4-10给出了置于电路输出端的自触发脉冲捕获电路组成示意图。对于这种内嵌式SET脉宽测试方法来说，测量的时间分辨率对应于反相器的延迟响应，与最小反相器尺寸下的工艺特征频率（由环型振荡器测量值确定）有内在联系。这种测试技术已成功地应用于多个CMOS工艺敏感节点和设计方式的SET敏感性评估试验研究工作中。在2012年，Loveless等人通过采用一种特别设计的“用于提取和补偿测量引起的不确定度的内测电路”，大大提高了这一测试方法的测量水准，在他们设计的测试单元电路中，采用了一个更精确的时间-数字转换器，而不是静态锁存寄存器，设计中也采用了多个短链路方式和一个处于平衡的NOR网络以避免SET在传播过程中的脉宽加宽效应。还有一种与上述相似的SET测试方法，在测试电路中除了使用SET脉冲展宽器以外，还包含一种缓冲电路，该缓冲电路置于自触发捕获电路和目标电路之间，这种方法中使用SET脉冲展宽器的主要目的是改进SET脉冲宽度的测量精度，另外，在电路中也集成了内部脉冲发生器的校准电路，这种方法已在单粒子瞬态脉冲试验和加固性能评估研究工作中被普遍采用。

图4-10　置于电路输出端的自触发脉冲捕获电路组成示意图

基于上述的基本原理，人们进一步开发了基于芯片的内嵌式SET脉宽测试的许多方法，例如采用门电路和触发锁存器并行设计的测试电路等。在这些测试电路设计中，捕获电路本身将会是待测目标链路的一部分，因此，每个门电路的负载包括下一个门电路和测量锁存器，这可能会影响测量的SET宽度。另一个区别是这些测试方法没有采取自触发模式，即脉冲捕获电路不是由SET本身所触发。在一些测试方法中，脉冲捕获电路的逻辑数值采用由时钟信号定期扫描的方式，这些方法适合于SET发生率比较低的情况。而在另一些测试方法中，脉冲捕获电路是由一系列可调的，由欠流反相器组成的时间延迟锁存器所构成，SET测试的目标电路则是多路复用器（MUX）和每一个时间锁存器的主门电路区域。在对目标电路的SET敏感性测试评估中，在每个给定的LET值下，通过不断调整时间延迟的大小，直到时域锁存器对所有软错误具有免疫性能为止。另一种测量方法是在一定的延迟条件下对发生的SET数目进行计数，这种方法可以给出SET发生的横截面随其宽度变化的曲线，但这种方法获得的SET脉冲宽度大于程序所设定的延迟时间。

在针对SET脉冲宽度测试技术的不断改进中，有一种将锁存器替换为灵敏放大器，用来捕获和记录瞬态脉冲的方法，采用的灵敏放大器采用优化设计，以减小测量中造成的SET脉冲失真，图4-11给出了这种测试电路组成结构的示意图。从图中可以看出，灵敏放大器将信号直接反馈于示波器。试验测试也证实了这种测试方法的有效性，当采用能量为943 MeV的金离子微束流照射反相器链路中的敏感节点时，同步触发了示波器，实现了脉冲波形的捕获和记录。另一种片上SET脉冲测试的改进技术就是所谓的采用“游标延迟线（Verner Delay Line，VDL）”电路的方法，具体的VDL电路可以参阅相关技术文献，图4-12给出了VDL脉冲捕获电路组成示意图。在采用VDL的测量电路中，在目标链路区域形成的SET脉冲首先被转换成两个阶跃信号（“启动”和“停止”），其时间差则为原始脉冲宽度（见图4-12（a））。然后将这两个信号传送到由两个缓冲链路和一个并行的D型锁存链路组成的脉冲-时间转换器（见图4-12（b）），在测试电路设计中，要求启动信号的缓冲延迟时间比停止信号的缓冲延迟时间长，并且两个信号将进行竞争，直到“停止”信号超过“启动”信号，在此时，D型锁存器将改变状态，脉冲宽度将根据锁存器存储的逻辑代码给出。应当注意的是，处于“启动”和“停止”信号缓冲链路上的信号延迟差之准确测量和精确计算，必须通过对片上脉冲发生器的校准来实现。

图4-11　灵敏放大器电路构成的测试结构示意图(www.xing528.com)

图4-12　VDL脉冲捕获电路组成示意图

（a）SET脉冲首先被转换成两个阶跃信号；（b）脉冲-时间转换器