单粒子栅击穿现象的物理特征描述

1978年，Fisher等人第一次报道了在N沟道和P沟道功率MOSFET器件中观察到的重离子诱发的单粒子栅击穿现象，同年，Wrobel等人也研究了重离子诱发MOS电容器的介质击穿现象，指出发生介质击穿的临界电场与所加电场和重离子沉积的电离能相关，即在重离子照射期间，造成介质击穿所必需的所加电场降低，分析认为，重离子穿越介质时形成了一个导电通道，电容器通过该通道泄放了其存储的能量；如果来自重离子和电容器的能量足够高，那么造成电容器局部熔化而短路。Wrobel等人在试验数据总结分析的研究基础上，提出了重离子在介质材料内诱导产生的阈值电场与重离子必须满足的线性能量传输值LET之间的经验关系式：

该式也被称为Wrobel公式。在该式中，EFT为电场强度，单位为V/cm；LET的单位为MeV·cm2/mg；θ为离子偏离垂直方向的入射角度。

基于Wrobel等人的工作，Fisher等人提出了功率MOSFET器件的单粒子栅击穿的物理机理，该机理涉及典型V沟道（垂直）功率MOSFET器件中分布电容的集总模型。一般来说，栅-漏电容包括两个串联的分量，即栅极氧化物两端的电容以及当器件在截止状态下偏置时由耗尽层区形成的电容。我们知道，器件的设计应使大部分施加的漏极电压落在耗尽层区上（与由栅氧化物形成的电容相比，电容要小），从而保护栅氧化物免受其他过大电场的影响。但是，某些施加的电压确实会出现在栅极氧化物上。Fisher等人提出的模型中假设，在重离子辐射下，随着漏极电压在额定BVDSS内增加，氧化物电容器两端的电压会上升，并可能达到根据Wrobel提出的关系计算得出的氧化物击穿所需的电压水平，即临界击穿电场大小。然后，通过使用Wrobel公式计算栅极氧化物厚度并测量辐照期间击穿所需施加的栅极电压，同时使漏极和源极节点短路以消除耗尽区电容，从而验证了Wrobel公式与功率MOSFET栅极击穿的关系的适用性。自从初步研究这些以来，已经进行了许多相关工作来理解单粒子栅击穿的机制。下一节将详细介绍对该失效机制的经验模型和机理分析。

如本节开头所述，当一个重离子撞击漏极的某一敏感性区域时，功率MOSFET器件可能发生单粒子栅击穿。该敏感性区域常常被称为凹槽区，当重离子撞击位于器件表面的体扩散之间的凹槽区域（称为颈部）时，如果重离子撞击到漏极时，功率MOSFET器件可能会发生栅极击穿（见图3-38）。我们知道，沿着高能离子的路径，当入射离子将能量损失提供给氧化物和半导体材料时，会生成电子-空穴对。人们认为SEGR涉及对诱导产生的电子-空穴对的响应过程存在两种机制，即外延层响应和氧化物响应。在这两者中，外延层的诱导电流的响应过程被认为是主要机制。

在外延层中，重离子基本上形成电离等离子体的径迹。对于处于关闭状态偏置（零或负VGS和正VDS）的N型功率MOSFET器件，当空穴朝Si-SiO2界面迁徙并且电子迁徙到漏极衬底时，在电离产生的径迹内会发生电荷分离。同时，电子和空穴从径迹的径向方向向外扩散。在氧化物界面处，径迹的位置上会形成更高浓度的空穴，与电子通过强垂直漂移场向漏极接触的传输速度相比，而扩散过程和较弱的横向漂移电场将致使空穴在径向上被更缓慢地移入P体区域。Si-SiO2界面处空穴的累积及其在栅极中的镜面电荷会在氧化物上产生一个瞬态场，这会增加器件内部任何已施加电场的强度。Brews等人和Darwish等人第一个将这种空穴堆积诱导的电场描述为将一部分漏极电压转移到Si-SiO2界面的机制，并通过器件传输仿真证明了这一过程。

除了这种外延层响应会导致氧化物上的瞬态电场增加之外，氧化物击穿所需的临界电场还被认为会因捕获在氧化物中的电离电荷而降低。Titus和Wheatley通过对试验研究总结和理论分析，推导得出了这种氧化物响应过程的特征，即当VDS保持在0 V时，产生栅击穿所需的外加栅极电压的经验表达式如下：(www.xing528.com)

式中，tox是氧化物厚度（cm）；107是一般氧化物的击穿强度（V/cm）；Z是重离子的原子序数。

有趣的是，从上式可以看出，所施加的临界值VGS仅是重离子原子序数Z的函数，与能量和入射离子的LET值没有直接的关系。而Titus和Wheatley等人采用从相对来说能量较低离子获取的数据，通过经验拟合得出VGS是离子能量的函数。当考虑到更宽的入射离子能量谱时，发现上述方程可以更好地拟合数据。这一发现表明，氧化物响应可能是电离电荷、电离半径以及位移损伤和损伤半径的复杂影响。Beck等人采用密度泛函理论研究分析了相关过程，证明了电介质中的辐射诱导的泄漏电流可能是由沿着离子流经氧化物的位移原子簇形成的；氧化物能带隙内的缺陷能级允许缺陷到缺陷的隧穿。如果存在足够强的电场，则这种穿过氧化物的电阻率降低的路径将导致Wrobel等人描述的电容放电和热熔化，从而导致栅极击穿。

离子撞击产生电荷，在器件内部Si-SiO2界面处的硅中累积电荷，所以不会引起SEB的单个高能重离子可能会产生SEGR。描述SEGR的最简单方法是可视化通过栅绝缘子的离子。假定漏极电压为零伏或接近零伏，这样就不会发生SEB。然后可以施加高的负栅极偏压，从而允许跨过栅极绝缘体的电场很大，但又不能太大，以至于在离子撞击之前导致绝缘体失效。但是，通过绝缘子释放的能量可能会导致绝缘子失效，即SEGR。如果栅极偏置已设置为绝对值比临界电压低一些的负电压，并且漏极电压保持在零或接近零，则离子撞击不会引起SEGR。绝缘子两端的电场是由绝缘子顶部和底部之间的电压差产生的。当漏极电压增加时，离子撞击前的电场不会增加。但是，在离子撞击后数十毫秒内，该漏极电压的一小部分将出现在栅极绝缘体-硅的界面上，这可能足以超过绝缘体上的临界电压或电场，从而导致发生SEGR。在实际的电路应用中，SEGR可能会导致故障或永久性故障。已经提出了几种详细的模型来描述SEGR机制。

在对功率MOSFET器件的SEGR建模时，研究工作者提出了三种主要模型：①半经验模型，该模型描述了一类功率MOSFET在给定LET值入射离子作用下VGS与VDS之间的线性变化关系，并且模型也表明，器件的偏置处于制造商建议的最大工作范围内时，SEGR可以在功率MOSFET器件中发生。②薄层电荷模型，该模型使用分布式R-C线来模拟空穴在通向接地的过程中的路径，并表明电压在MV范围内的栅极氧化物电场持续了皮秒级的时间。③基于二维Atlas-II器件模拟器的预测算法，该算法结合了雅典娜（Athena）工艺处理数据，该数据与试验数据具有很好的一致性；结果表明，器件负载的增加会导致SEGR脆弱性降低，并且SEGR对温度的依赖性较小。实际上，针对SEB和SEGR的建模工作，对于设计与开发具有加固性能的功率MOSFET器件至关重要，同样，提出的各种模型也能清楚地说明SEB和SEGR响应的物理失效机制。在上述的模型中，前两种模型，尤其是半经验模型在电路板级的加固设计方面有重要应用，下面主要针对前两种模型进行介绍，而采用器件模拟器仿真结果分析提出的模型在这里不再赘述。