单粒子锁定现象的物理描述

如前所述，随着CMOS工艺技术的发展发现了锁定现象，这种现象的根源在于CMOS工艺技术制造中带来的固有寄生双极性晶体管结构。图3-25是CMOS反相器剖面中的寄生晶体管和一些相关分布电阻的示意图。图中晶体管的集电极、基极之间的电流通路用一些代表器件内部分布电阻的分离电阻相连接。显然各个寄生晶体管的集电极、基极都是分散式分布的；基于工作参数的考虑，它们在图中所示位置都在PN结附近。为简化起见，可以认为水平晶体管LNPN和垂直晶体管VPNP各自有一个共用的集电极，如图3-25中的X点和Y点。同时必须说明的是，垂直晶体管VPNP1管和VPNP2管的集电极电流能够到达水平晶体管LNPN1管和LNPN2管的基极；同样，LNPN1管和LNPN2管的集电极电流也能够激活VPNP1管和VPNP2管的基极。在正常的工作条件下，寄生晶体管是相互独立的，因为它们各自的基极和发射极之间被短接，反馈回路被屏蔽。在重离子或脉冲激光诱发的瞬态电流作用下，其中的一个寄生晶体管会被激发导通，从而使得两个寄生的纵向晶体管NPN或横向晶体管PNP三极管都导通，产生电流正反馈，最终导致两个寄生三极管达到饱和，并维持这种饱和状态（即寄生可控硅导通），在CMOS反相器中造成从VDD到-VSS的异常大电流通路，从而形成所谓的CMOS器件单粒子锁定效应。

图3-26也给出了P型衬底N阱CMOS电路中简化的寄生双极性晶体管模型，在该模型中，两晶体管的集电极处在同一区域，两晶体管内部互相连接，每个晶体管的集电极区也为另一个晶体管提供基极触发电流。从图中可以看出，寄生垂直PNP晶体管由P型源区（或漏极）、N型阱区及P型衬底区构成，对体硅CMOS工艺而言，垂直PNP晶体管的电流放大系数较大，在30～100的范围内，其基极宽度与阱区扩散深度相当。另外，水平寄生NPN晶体管由N型阱区、P型衬底区及N型源区（或漏极）构成，水平NPN晶体管的电流放大系数较小，在2～20的范围内；其基极宽度由相关设计要求决定，一般来说，其宽度在4～10 μm。

图3-25　CMOS反相器剖面及寄生PNPN结构示意图

显然，从寄生双极性晶体管模型的电路结构特点可以看出，要使CMOS器件产生锁定，必须具备以下条件：

（1）要存在一个引起寄生晶体管导通的强触发信号，这种触发信号可以是外部的，也可以是内部的。如空间环境中高能离子在集成电路中沿离子轨迹电离产生的电荷可以被电路中敏感节点收集而形成瞬态触发信号。

（2）寄生晶体管的PNPN复合结构必须具有正反馈特性，一般认为发生单粒子诱发锁定时，必须βV×βL＞1，这里的βV、βL分别指垂直和水平寄生晶体管的电流放大倍数；如前所述，该放大倍数与器件制造工艺及特征尺寸大小等有关。

（3）在锁定状态被触发后，电源输入端能够提供超过保持电流的电流强度。

空间高能带电粒子引起CMOS器件锁定现象的详细物理过程及机理目前仍在继续研究之中。但一般认为，带电粒子轰击CMOS器件，沿粒子轨迹电离出大量电子-空穴对，当这些载流子通过漂移和扩散被芯片中的灵敏PN结收集时，就会形成锁定触发信号。如果上述另外两个条件也同时满足，则会引起CMOS器件的锁定效应。与传统的电激励导致的锁定相比，重离子触发锁定具有一定的特点，首先是这种触发是内部触发，其次是这种触发源分布在器件内部一定范围内，即触发锁定的瞬态电流处于器件芯片中一定区间内，即重离子径迹所在的区间内；随着入射离子种类和能量的不同，离子入射的深度也不同，锁定触发扰动范围可以从器件芯片表面以下一直延伸到耗尽层区。

当重离子或脉冲激光穿越图3-26所示的CMOS电路结构中时，诱发单粒子锁定发生的主要物理过程为：

（1）瞬态电流的形成。由第2章的计算分析可知，重离子或脉冲激光在阱区和衬底内部可产生电子-空穴对等离子体柱，该等离子体柱会形成一个瞬态电流源，瞬态电流源电流从阱接触区流向衬底接触区，由于阱区中存在分布电阻，因此该瞬态电流在阱区形成电压降落，该电压的大小与离子撞击位置和阱接触区之间的距离有关，从图3-26可以看出，离子从P+区附近入射时可以在阱区内产生最大的电压降落。因此，在P+区附近范围入射的重离子或脉冲激光束最易诱发单粒子锁定发生，在该区间范围内，诱发锁定发生的入射重离子的最小LET值和入射脉冲激光最小能量决定着器件测试中所检测出的单粒子锁定LET阈值或能量阈值。

图3-26　单粒子锁定的寄生晶体管模型

（2）寄生垂直PNP晶体管处于正偏状态而导通。如果重离子或脉冲激光入射在阱区内产生的电压足够高，将会使寄生垂直PNP晶体管处于正偏置而导通，由于寄生垂直PNP晶体管有较大的电流放大系数，此时会有更大的电流从P+区流向衬底区（接地），寄生垂直PNP晶体管导通并处于电流放大工作状态是锁定触发的前奏。

（3）寄生水平NPN晶体管处于正偏状态而导通。垂直PNP晶体管处于导通状态而形成的较大电流将会在衬底区内形成较大的电压，该电压将使寄生水平NPN晶体管处于正偏状态而导通，而水平NPN晶体管导通后的工作电流更进一步为垂直PNP晶体管提供所需的基极电流。

（4）PNPN复合结构正反馈特性引起两寄生晶体管处于饱和工作状态，此时，锁定现象出现。如前所述，寄生垂直PNP晶体管和寄生水平NPN晶体管的电流放大倍数都远远大于1，两寄生晶体管形成正反馈过程而处于饱和工作状态；此时会在电源和地之间形成很大的电流，器件出现了重离子或脉冲激光诱发的单粒子锁定现象，如果此时，外部电源能够提供足够的电流，那么器件将会发生热损坏。

图3-27　寄生PNPN结构的简化原理电路示意图

实际上，锁定现象的发生只需要在电路中存在PNPN环路，并且仅在两个寄生晶体管存在的条件下就可以被诱发。所以，一般在机理分析研究中，经常使用四个端点的PNPN结构来作为分析单粒子锁定过程的基本结构单元。图3-26为CMOS电路中寄生PNPN结构的简化电路原理示意图，图3-27为与图3-26相关的寄生PNPN结构的等效电路示意图，其中RBW、REW、RCW分别为晶体管TW的等效电阻，RBS、RES、RCS分别为晶体管TS的等效电阻。如图3-27所示，假设电源仍加在VDD和VSS端点，那么该PNPN结构可以用由P+端点和N+端点获得的电流随电压变化特性曲线来表征。图3-28给出了在N+端点处于接地的情况下，获得的典型I-V特性曲线。从图中可以看出，在正常VDD偏置下，存在两种可能发生的状态及两个关键的临界转换点。两个关键临界点分别为触发点（Vtrig，Itrig）和保持点（Vhold，Ihold），两个关键临界点主要用来确定不稳定的负阻区域。在电触发模式下，如果电压超过了触发点电压Vtrig，那么高导通区域会被触发，而且在电压保持终止时须降低偏压。保持电压Vhold是确定单粒子锁定敏感性的一个重要参数。在离子触发模式下，由于电离过程作用，在结构内部直接产生了高导通路径，这时候，图3-27所示的等效电路需要进行修改，即触发可能在比触发电压Vtrig低的情况下发生，虽然离子诱发的敏感性不能从静态I-V特性曲线中获知，但触发点和保持点却是器件锁定敏感性的主要标志参数，其与内部结构中各种阻性通道的具体数值相关，如图3-27所示等效电路中的各种等效电阻参数所表征。为了获得单粒子锁定特性参数之间的可分析处理关系，依据对双极性晶体管的简化前提下，结合对图3-27给出的等效电路分析，我们可以对单粒子锁定过程作一概要说明及讨论。

图3-28　寄生PNPN结构的I-V特性曲线示意图

在线性模式下，在考虑电流增益时，可以忽略基极电流和发射极-基极间电压的变化情况。例如，发射极和基极间的电位差为一常数，近似等于VBE（th）（～0.8 V）。在饱和模式下，集电极和发射极电压相等，VBE仍然等于VBE（th）。

如果认为晶体管TW和TS工作在线性模式状态下，那么基于上述假设，我们可以得出：

对式（3.4-1）和式（3.4-2）依据电流求解得到：

式（3.4-3）表示了图3-28中负斜率曲线的变化情况，即PNPN结构I-V特性曲线的负阻通道变化特性。从方程中可以看出，只有在开环增益［这儿为RBWRBS/（REWRES）］大于1的情况下，才有可能发生不稳定状态（负阻状态），必须注意的是，一般情况下，相比其他等效电阻而言，两个晶体管发射极等效电阻REW和RES都比较小。按照同样的计算分析方法，可以计算出触发点和保持点的具体参数。

当晶体管TS刚刚开启时，触发过程发生，例如，当I1=（VBE（th）/RBS）=Itrig时，那么：

而保持点相当于负阻线性区域的终点，也就是说在晶体管TS或者晶体管TW的饱和点，那么利用下面的条件就可以推演出保持点参数。

可以看出，如果下式满足，则晶体管TS先于晶体管TW发生饱和状态。

在这种情况下，

如果晶体管TW先于晶体管TS发生饱和状态，那么：

也可以近似表示为：(www.xing528.com)

和

最后，当两个晶体管TW和TS都达到饱和状态时，I-V特性曲线又变为斜率为1/R的直线，即：

在以上的分析说明中，虽然对实际晶体管特性作了许多方面简化，但实际上计算的数值一般与实际数值相差不大，这是由于一般晶体管的增益都大于1。这种情况我们可以从图3-29中清楚地看到。在同样设定的一系列电阻值下，采用简化模型计算得出的I-V特性曲线和采用更复杂仿真软件SPICE（包括了真实晶体管参数及分布）计算得出的I-V特性曲线基本相似，数值误差不大，这说明可以采用简化模型计算锁定发生的两个关键点参数。但需要说明的是，在计算精度要求较高时，特别是在晶体管增益较小时，很明显，需要开展相关复杂计算分析，这里不再赘述。

正常情况下，触发点电压Vtrig等于VDD+VBE（th）（但REW非常大的情况除外），除非RCS或RBW数值特别大，条件方程式（3.4-4）一般情况下是满足的，那么：

在带电离子电离过程诱发单粒子锁定的情况下，应当考虑电离过程对电气性能的影响问题。描述这一点的最简单方法是假设电离径迹相当于一个导电丝线。例如，可以认为这条导电丝线引起了N阱和衬底之间短路，也可能使横向晶体管的基极和集电极短路，或者两者都可能发生。在所有这些情况下，只要离子沉积的能量足够高，就可能诱发单粒子锁定发生。

图3-29　PNPN结构I-V特性曲线比较

（简化模型计算（粗实线）和SPICE仿真计算（圆圈））

上面的叙述是基于电子学的分析方法，没有给出关于锁定过程的时间相关性的任何信息，即重离子撞击诱发锁定的动态过程。离子撞击器件后，产生的载流子密度的仿真分析可以提供这一方面的理解。例如，让我们假设离子的撞击位于图3-26所示结构的N阱处，且在N+端点和P+端点之间，而且沉积的能量足够大，足以引起锁定现象。图3-30给出了VDD端点处的电流，如图中所示，描述离子产生电子-空穴对（EHP）大小及分布的模型采用第2章给出的高斯模型。通过仿真分析，锁定发生期间涉及的动态条件可以描述如下：首先，电势分布会沿离子的轨迹发生变化。VDD不只仅在N阱/P型衬底结处下降，而是在更大的路径范围（宽度）内下降。作为准瞬时结果，进入N阱的电势分布不再均匀等于VDD。朝向N阱底部的电势减小使得PNP基极变为正向偏置。因此，垂直PNP晶体管被激活；然后将空穴注入P型衬底中。但是，由于电子基极电流仅由离子产生的过量电子提供，因此PNP晶体管趋于返回其截止状态。这种早期的动态过程可以从图3-30看出，并且对应于30～40 ps范围内的持续时间。P型衬底上的多余空穴将会被P+端点推动，并在衬底中扩散。在空穴扩散过程中，因为衬底电阻足够高，所以空穴电流流动增加了水平NPN晶体管的基极电位。因此，可以通过收集到达N+端点区域的空穴来逐渐激活该水平NPN晶体管；在这个过程中，电子同时被注入N阱中，因此可以维持PNP晶体管的激活，这样一来，反馈过程将会持续进行，锁定现象被触发。从图3-30中电流增大的过程也可以清楚地看出这一点。另外，从图3-30中还可以看出，在几十纳秒的范围内，器件将达到稳态电流，而最终电流增加与离子撞击之间的时间延迟（纳秒数量级）取决于器件几何结构的布局和大小。

图3-30　离子撞击后产生的锁定电流随时间变化曲线

（包括载流子产生率随时间的变化）