温度效应对单粒子瞬态的影响与器件制造工艺和测试条件有关

单粒子瞬态的温度效应与器件的制造工艺及测试条件密切相关，比如，采用体硅工艺和SOI工艺制造的集成电路，其单粒子瞬态的温度相关性表现出不同特征。针对采用130 nm体硅CMOS工艺制造的反相器链路来说，试验测试和TCAD仿真分析结果表明，随着温度的提高，单粒子瞬态脉冲的平均宽度增加。针对采用180 nm全耗尽SOI（FDSOI）工艺制造的反相器链路来说，试验测试和TCAD仿真分析结果表明，随着温度的提高，单粒子瞬态脉冲的平均宽度变化并不十分明显，与温度的相关性呈现出复杂的关系，其机理尚需开展进一步研究。下面介绍相关研究工作得出的结果。

Matthew J.Gadlage等人针对130 nm体硅CMOS工艺制造的反相器链路进行了重离子照射试验，试验测试样品包括两种电路，一种电路具有保护层防护，另一种无保护层防护。初步的试验研究表明，由于具有保护层防护的测试电路可以削减电路敏感节点的电荷收集区域面积大小，所以当保持温度不变时，即使在很高LET值的重离子照射下，测试电路的单粒子瞬态敏感性不高。在后续详细试验研究工作中，针对两种测试电路，采用电阻加热器粘贴在器件上的加温方式，温度数值标示的是在试验样品上粘贴的温度传感器所测试温度。在样品温度分别保持在25℃、50℃、100℃及150℃的温度条件下，采用加速器提供的906 MeV的Kr+离子在垂直入射条件下（LET值为30.9 MeV·cm2/mg）进行了试验测试，试验结果如图3-24所示。

图3-24　不同温度条件下测得的平均SET脉冲宽度

（130 nm体硅CMOS工艺制造的两种不同电路）(www.xing528.com)

从图3-24可以看出，随着试验样品温度的提高，单粒子瞬态脉宽分布向脉宽增大的方向漂移，有关试验也表明，当试验样品温度所处范围比较低时（-135～25℃），随着试验样品温度的提高，单粒子瞬态脉宽分布也向脉宽增大的方向漂移。试验测试研究过程中，为了减少试验过程的各种误差带来的不确定性，在每个温度条件下，采样数目超过了200个单粒子瞬态脉冲事件，离子照射总通量数目达到108个/cm2。

对体硅CMOS器件来说，随着温度提高，单粒子瞬态脉宽分布向脉宽增大的方向漂移的主要机制是其双极性放大效应随着温度的升高而变得明显起来。采用180 nm体硅工艺制作的器件的相关研究显示了相同的变化趋势（SET灵敏度随温度升高）。但Gadlage等人的研究工作表明，采用180 nm FDSOI工艺制造的反相器时，随着温度的升高，SET宽度几乎没有变化，这种不同的试验结果可能与FDSOI工艺制造的NMOS和PMOS晶体管（较小漏极结面积和晶体管体区全耗尽特性）的电性能（漏电流、阈值电压）随温度变化很小的特征有关，Gadlage等人研究工作也表明，在高温环境下，FDSOI逻辑电路可以耐受SET的影响。

在研发实验室和集成电路制造行业中，已经积极探索了利用集成电路的三维堆叠的新技术，以此来增加电路密度并改善系统性能。Gouker等人率先开展了由新型3D技术制造的3D IC逻辑门电路中重离子诱导的单粒子瞬态试验测试研究工作。3D IC逻辑门电路中三个CMOS电路层垂直集成在20 μm厚的层中；通过1.25 μm直径的3D通孔实现了层与层间的互连。三个独立的逻辑测试电路堆叠在三层上。瞬态信号收集在反相器链中，并使用片上电路进行单粒子瞬态测量。在离子垂直入射的情况下，由Kr+离子引起的SET分布在两个上层是相近可比的，但在下层则有所不同，下层中测得的SET瞬态宽度较窄，SET横截面大于上层中测得的SET瞬态宽度。分析认为存在两种可能：首先，在进行3D集成之后，与第1层相比，第2层和第3层的电路可能发生了翻转，总的来说，第1层以上的过孔和触点比其他两层上的更多。MRED仿真显示，由于Kr+离子与位于敏感器件区域上方的钨（高Z）通孔和触点的核反应，底层电路可能对SET更敏感。其次，SET分布的差异可能仅是由于NMOS和PMOS电气特性的差异所致，因为此3D工艺集成了来自不同制造批次的单晶硅片（晶圆），正如前面所讨论的那样，它将影响初始SET宽度和第1层的PIPB效应。Gouker等人的研究工作还表明，可用于第2层和第3层电路的背面金属层可用于独立调整NMOS和PMOS晶体管的驱动电流，从而改变SET脉冲宽度和横截面。