单粒子瞬态的产生和传播

单粒子瞬态是指集成电路内部晶体管某一节点处，由于附近带电粒子径迹产生的瞬态电流而引起的瞬时电压或电流的变化。如第2章所述，当带电粒子通过一个反偏PN结时，由于电离电荷的收集过程，这时候会在敏感电极上产生瞬态电流脉冲。例如，在一个存储单元中，如果其收集到的电荷足够多，就可能导致单元存储状态发生改变，即发生单粒子翻转。但当入射重离子撞击到复合逻辑电路时，电荷的收集可能诱发产生电压脉冲，导致电路逻辑状态发生改变，这就是所谓的单粒子瞬态现象。

在单粒子瞬态特性的试验研究方面，研究工作者重点针对反偏PN结和隔离CMOS晶体管的情况，开展了瞬态过程的电荷收集机理研究工作，研究结果表明，单粒子诱发的瞬态脉冲主要由快速成分和慢速成分构成，快速成分主要由电荷的漂移过程和电场畸变引起的“聚集”过程所造成，慢速成分主要来自硅衬底中的电荷扩散过程。在这种电荷收集过程中，电路中存在的双极性放大过程也许会更进一步增强瞬态电流大小，瞬态脉冲形成的具体过程和特性主要取决于器件结构和离子撞击的具体位置分布情况。例如，在MOS晶体管结构中，寄生的源/体/漏双极性结构就可以明显地对沉积在阱/体区的电荷进行放大，针对这种寄生双极性放大现象及瞬态电流增强，人们开发出了具体的工艺加固设计方法来避免或减缓SET的发生，如阱接触（Frequent Well Contacts）、虚拟结（Dummy Junctions）等。在体硅制造工艺技术中，也采用介质隔离（SOI）工艺来限制电荷的收集过程，同时，其可以实现体接触而减缓寄生双极性结构的放大作用。

如前所述，单粒子瞬态在模拟电路和数字电路中均会发生，但最易发生单粒子瞬态的是逻辑电路。大部分单粒子瞬态现象是无害的，其并不影响器件的正常工作。尽管如此，但有一部分的单粒子瞬态会带来危害或造成数据冲突，如在复杂电路中，当时钟周期边缘与瞬态脉冲边缘相契合时，逻辑门电路中的单粒子瞬态可能会被存储单元所捕获而引起数据出错。所以说，当集成电路工作在高时钟频率下时，逻辑电路单粒子瞬态传播进入存储单元的机会增高，从而影响后续电路或部件的工作特性。这种现象在重离子单粒子翻转试验中被观测到，试验测试表明，当待测器件的工作频率越高，单粒子瞬态翻转截面越大。

有关数字存储电路的单粒子效应试验研究表明，单粒子瞬态脉冲在传播过程中，如果以下四个条件满足，则可能诱发数字存储电路发生单粒子翻转：第一，在电路敏感节上产生单粒子瞬态脉冲；第二，沿开放的逻辑通路传播，且到达一个锁存器或其他内存存储单元；第三，当瞬态脉冲到达时，其幅值和脉宽足以改变存储单元状态；第四，当瞬态脉冲到达时，正值存储单元处于“敏感窗口”，如时钟条件能够使得脉冲信号被单元电路所俘获。

线性调制器电路和直流/直流变换器在其输出端更容易出现单粒子瞬态现象。在当前广泛使用的具有一定耐辐射能力的FPGA电路中，需要使用一个核心逻辑电源，由于构成FPGA电路的逻辑阵列晶体管具有较小的特征尺寸，而对逻辑电源提供的电压有较严格的公差要求。而要避免单粒子瞬态现象对FPGA电路的影响是比较困难的，有关试验测试表明，由于单粒子瞬态的影响，线性调制器电路和直流/直流变换器不适合应用于FPGA电路设计中。

单粒子瞬态也会在数/模转换器输入端出现，导致转换器输出端的数据紊乱。在涉及数/模转换器的电子系统设计中，通常将单粒子瞬态考虑为另一种噪声源，在数据管理中按噪声进行处理。尽管如此，如果采用数字化数据作为输入去处理探测和校对过程出现的故障时，若仅依据简单采样的方式，那么某些算法并不一定实现正确的响应过程，主要原因是单粒子瞬态会对简单采样方式形成干扰。

如果不考虑工艺特征和晶体管设计的具体参数特点，当一个晶体管处于某逻辑单元链路中时，其收集电离电荷产生的瞬态电流脉冲将会被调制耦合在逻辑单元链路中。下面主要以NMOS晶体管和PMOS晶体管及其组成的反相器电路为例，说明单粒子瞬态电流在基本单元电路中的传播特性。

图3-13给出了处于关闭状态NMOS晶体管的耦合瞬态电流特性，关闭状态NMOS晶体管既可认为是一个独立单元，又可认为是反相器链路结构单元。在NMOS晶体管作为一个独立单元存在时，由于其漏极电压保持不变，瞬态电流脉冲的特征基本呈现出一个反偏PN结的电荷收集电流脉冲波形，即该脉冲由快速漂移成分和慢速延迟成分所组成。从另一方面看，当NMOS晶体管嵌入反相器链路结构单元时，被重离子撞击的NMOS晶体管的漏极电压不会受到固定电压的影响，这样一来，被撞击NMOS晶体管的漏极电压受到电离电流的影响而产生扰动，这时对处于开状态的负载PMOS晶体管进行了偏置，从而产生了漏极电流；离子撞击之前，漏极电压处于输出电容维持状态，撞击相应产生一个窄脉宽电流脉冲之后，漏极电压塌缩，随后NMOS晶体管中电离产生电流由降低了的漏极电压和互补PMOS晶体管驱动电流所共同主导，节点电压动态相互作用的结果及SEE/PMOS的电流特征就是特征化了的平衡SET电流，即图3-13所示曲线的平直部分。这平直部分的电流大小取决于PMOS晶体管驱动电流的大小，其周期与降低了的漏极电压变化周期一致。随着离子撞击产生的沉积电荷从被撞晶体管流走，电流不能继续保持，平衡SET电流状态消失，漏极电压恢复，脉冲电流又一次减小到零。最后，被撞击的反相器输出电压完全恢复到原来数值大小，电压瞬态脉冲传播到下行反相器链路中。应当注意的是，在电压恢复以前，被撞击逻辑门电路中处于“开”状态的晶体管对离子沉积电荷具有明显的耗散作用，处于“开”状态的晶体管电流越大，产生的SET脉冲变得越窄。这种传播过程的特点也可以用来进行单粒子瞬态效应的减缓设计，例如，可以使用宽度较大的晶体管，使其具有较高驱动电流，就可以快速提高对离子沉积电荷的耗散过程。更进一步来说，如果采用具有大电容特性的大晶体管构建电路单元，则该电路单元就具有将部分离子撞击产生的SET电压脉冲滤掉的特性。反之，如果逻辑电路单元采用较小尺寸的晶体管构建，那么该电路单元将对单粒子瞬态脉冲现象十分敏感。针对这种情况，人们作了相关试验测试研究，结果如图3-14所示，图中给出了采用不同宽度的晶体管制造的四个反相器链路的单粒子瞬态敏感性分布情况，即单粒子瞬态截面随离子LET值的变化特征。正如我们所预料的那样，从图3-14中可以看出，随着晶体管尺寸的增大，发生单粒子瞬态的离子LET阈值增大，相比之下，这意味着采用大晶体管构建的链路，其单粒子瞬态敏感性低，采用小晶体管构建的链路，其单粒子瞬态敏感性高。尽管如此，但大晶体管具有较大的单粒子瞬态敏感性区域，所以当离子LET值较大时，单粒子瞬态敏感性的表现似乎是形式上增大了晶体管尺寸，这就部分地抵消了大晶体管对SET的减缓作用。因而，上面提到的采用大晶体管设计方式来减缓单粒子瞬态敏感性的方法，必须仔细权衡空间环境约束条件（如对单粒子瞬态翻转率的限制）的需求。有一点也需要注意，那就是正常处于关闭状态的传输门电路也可能传输单粒子瞬态脉冲，采用TCAD仿真分析的结果也表明了这一点。例如，在如图3-15所示的带有传输门电路的主从式触发器电路结构中，当具有耦合作用的传输门电路处于关闭状态时，一般认为主电路状态和次电路状态是相互隔离的；虽然这样，但当离子不论从主电路或次电路侧面撞击后，如果产生的收集电荷超过存储于逻辑节点处的电荷许多时，单粒子瞬态电压的偏移也许会超越电路板上电源供电能力（与单粒子瞬态电压脉冲极性有关），这种电压偏移实现了一种功能，即使得传输门电路中的某一晶体管处于导通状态，导通晶体管可以允许单粒子瞬态脉冲进入下一级中，并且被处于上升沿的时钟脉冲锁存。另外，当工作频率很高，器件制造工艺特征尺寸很小，采用高LET值重离子照射时，在触发器链路中观察到了多位翻转现象，这表明只要离子撞击沉积的电荷足够多（离子LET值足够大），产生的单粒子瞬态脉冲可以在任何逻辑门电路中传播。

图3-13　处于关闭状态NMOS晶体管耦合瞬态电流的特点(www.xing528.com)

（既可作为一个独立单元，又可作为反相器链路结构单元）

图3-14　四个反相器链路的单粒子瞬态敏感性分布

（采用130 nm SOI工艺制作。NMOS晶体管宽度分别为0.3 μm、0.9 μm、1.8 μm、2.7 μm；在所有情况下，PMOS晶体管宽度为NMOS晶体管宽度的2倍，所有晶体管的栅长为130 nm，且采用体接触方式设计）

图3-15　带有传输门电路的主从式触发器电路结构和从主状态到次状态的SET传播

（a）带有传输门电路的触发器电路原理图；（b）从主状态到次状态的SET传播