电力系统的变压器的无功损耗

1）设计任务和功能要求

（1）由主持人控制抢答开始时刻；

（2）每次抢答时间为24 s，有计时显示，到24 s时无人抢答停止计时并发出报警音响；

（3）只要8人中有任一人抢答，其他人再按键无效，同时有抢答者编号显示，计时器停表显示抢答时间。

2）系统结构框图

根据课题任务及功能要求，分析系统的控制信号有10个：设定为主持人Z、抢答人（A、B、C、D、E、F、G、H）和抢答后封锁控制信号X，系统的结构框图如图11.2所示。

由于该系统结构简单，控制器采用按键电路即可。下面设计数据处理器的3个功能模块。

图11.2　抢答器总体结构框图

3）各功能模块及其单元电路的方案选择与论证

（1）抢答编码锁存显示电路模块的设计

方案一：以4RS锁存器74LS279为核心器件，设计思路如图11.3所示。

图11.3　抢答编码锁存显示电路设计思路（方案一）

根据设计思路，选择下列元器件：主持人和抢答人按键电路以及8线-3线编码器74LS148、4RS锁存器74LS279、4位二进制加法器74LS83.译码显示选择CL系列集成显示器CL002等器件。图11.4所示是上述有关器件的Multisim给出的逻辑图。

图11.4　74LS148、74LS279、74LS83、CL002逻辑图

74LS148的功能表如表11.1所示。由表可知，¯E为编码器的使能端，低电平时74LS148工作；输入0～7低电平有效。输出A2A1A0为二进制反码端在74LS148有编码操作时为低电平，否则为高电平，因此可以利用端作为抢答封锁控制信号X。

74LS279的内部电路如图11.5所示，功能表如表11.2所示，其置1端¯S和复位端¯R都是低电平有效。

表11.1　74LS148功能表

图11.5　74LS279内部电路

表11.2　74LS279功能表

CL002为三合一集成显示器，其原理框图、引脚图和有关端子的逻辑功能表如图11.6所示；各引脚功能如下：

DCBA寄存器BCD码输入端。

LE：寄存器BCD码信息输入控制，例如接收计数器输出的BCD码。

QDQCQBQA：寄存器BCD码信息输出，可用于整机信息寄存及处理。

RBI：多位数字中无效零字的熄灭控制输入端。

RBO：多位数字中无效零的熄灭控制输出端，用于控制下位数字的无效零字的熄灭。

BL：LED七段显示器的熄灭及显示状态控制端，在多位数中可用于位扫描显示控制。

DPI：小数点控制端。

V：LED显示管公共负极，可用于微调显示器亮度。

VDD：电源正极，工作电压为+5 V。

VSS：电源地端。

图11.6　三合一集成显示器CL002

CL102为四合一器件，其原理框图和引脚图如图11.7所示。与CL002不同之处由图可见增加了十进制计数器，相应的控制端功能如下：

R：计数、置数控制端。

E：计数脉冲信号输入端（后沿作用）。

CP：计数脉冲信号输入端（前沿作用）。

CO：计数进位输出端（后沿作用）。

图11.7　CL102原理框图和引脚图

图11.8为8人抢答器的抢答锁存和抢答显示电路的Multisim设计图。图中Z为主持人键，控制整个电路，Z为0时全电路复位清零，Z为1时电路开始工作。74LS148的0～7端接受8个抢答者输入的信号，即8个抢答按钮A～H，按纽按下（接0）为抢答，未按下（相当于1）未抢答。

74LS279中有4个RS锁存器，4个RS锁存器的¯R端均由主持人控制复位。第1个RS锁存器的¯S端受74LS148的端控制，由表11.1可知，当一旦有人抢答时（即图11.2中的X控制信号），第1个RS锁存器的¯S=0，则Q1=1（即x=1），其输出接74LS148的¯E端，使74LS148不能再接收其他抢答信号。第2、3、4个RS锁存器的¯S端接收并锁存74LS148的编码输出，再经4位二进制加法器74LS83进行加1处理，给74LS148编码输出的0～7加1，使8个抢答者的编号变为1～8。(www.xing528.com)

工作流程为：Z复位后启动，输出显示0；有人抢答，例如8号按钮H，74LS148输出A2A1A0=000，经74LS279置 数 锁 存 后，Q4Q3Q2=111；74LS83加1后　输 出 码 为1000，CL002数码管显示数字8；同时74LS279的第一个RS锁存器输出Q1=1，封锁了74LS148，之后再有人抢答电路的状态不会变化。

方案二：以八D锁存器74LS273为核心器件。电路设计思路如图11.9所示：

图11.8　8人抢答器抢答锁存显示电路（方案一）

图11.9　抢答锁存编码显示电路设计思路（方案二）

根据上述设计思路，选择下列元器件：主持人和抢答人按键电路、八D锁存器74LS273、8线-3线编码器74LS148、CL002、RS锁存器74LS279。74LS273的管脚图和功能表如图11.10所示。

图11.10　74LS273的管脚图和功能表

图11.11为方案二的抢答锁存和编码、译码显示逻辑电路的设计图。抢答锁存用74LS273，编码、译码显示电路用74LS148、CL002。锁存控制电路用RS触发器74LS279的一个RS触发器和一个二输入与门74LS08组成。工作原理如下：

图11.11　八人抢答器抢答锁存编码显示电路（方案二）

主持人按动复位开关Z，发出一个负脉冲信号，使74LS273清零，74LS279置1，即X=1。之后Z=1，开始抢答，此时8个竞赛者可以按动开关键（S1～S8），抢答为0，不抢答为1。例如H抢答，74LS273的8个输出端8Q7Q6Q5Q4Q3Q2Q1Q为01111111，输入74LS148，使其输出由于74LS148输出为反码，所以经3个反相器后变为111，数码管显示数字为7。同时使74LS279复位，封锁了二输入与门74LS08，使74LS273的CLK端为0，不能再接受其他抢答者的信号。

注意，该电路抢答者A～H的数字显示为0～7，若要其显示习惯的1～8，该如何设计电路，请读者参照图11.8自行设计。

（2）定时显示报警电路模块

根据任务要求：“每次抢答时间为24 s，有计时显示，到24 s时无人抢答停止计时并发出报警音响”。故该模块是由主持人Z和来自抢答电路的控制信号X控制的控制器、二十四进制计数器、译码显示和报警音响电路组成。电路设计思路如图11.12所示。

图11.12　定时显示报警电路设计思路

方案一：以加计数显示设计思路。

元器件选择：控制器选择D触发器74LS74和门电路、计时电路和译码显示选择十进制加计数器74LS160和CL002、报警电路选择门电路、电阻、三极管2N2222、发光二极管、蜂鸣器等。

电路如图11.13所示。图中开关Z为主持人按键，X按键电路模拟来自抢答锁存显示电路的抢答控制信号X。74LS74接成T′触发器用于对X信号的锁存，使抢答锁存更可靠。二十四进制计数器由两片十进制加计数器74LS160、非门U5（实现个位向十位的进位）、与非门U6构成。24的状态码为00100100，利用74LS160的保持控制端ENP可以在计数到24 s时使显示保持，逻辑表达式为所以用了一个2输入与非门U6。显示电路由两片七段数码模块CL002构成，报警电路由与非门U7、与门U8、音频信号发生器V2、电阻、三极管2N2222、发光二极管、蜂鸣器等构成。

图11.13　8人抢答器加计时显示报警电路（方案一）

工作原理如下：按动主持人键Z使计数器清零，同时使U9置1，计数器开始计数，若无人抢答（X=1），则计数器计到24时，两个74LS160输出为00100100，与非门U6输出0，使76LS160停止加计数，同时与非门U7输出由0变1，与门U8输出为信号发生器V2产生的音频信号，使三极管2N2222间歇导通，发光二极管亮，蜂鸣器响，发出报警，图11.13为24秒无人抢答的仿真图。

若在24 s内有人抢答，即X端置0，U9输出由1变0，使2个74LS160的另一个保持控制端ENT=0，计数停止，七段数码显示抢答时间。同时U9输出0使U7输出由0变1，报警电路被启动开始报警。

方案二：以减计数显示。

与方案一的不同仅在于计时电路是减计数，所以选择十进制可逆计数器74LS192为主要器件，其管脚图和功能表如图11.14（a）和（b）所示。

图11.14　74LS192管脚图和功能表

设计电路如图11.15所示。图中，二十四进制计数器由两片十进制可逆计数器74LS192构成.显示、报警、抢答锁存电路与加计数电路相同.减计数从24开始，所以两片74LS192的数据输入端要预置成00100100。

图11.15　8人抢答器减计时显示报警电路（方案二）

工作过程如下：主持人按动Z给出一个负脉冲信号，使两片74LS192置数端LOAD工作，计数器置24（00100100），同时使U5置1；U7=0，封锁了报警信号V2，计数器开始计数。若无人抢答（X=1），则计数器计到24时，两个74LS192输出为00000000，其借位端端输出0，封锁了时钟信号V1，使与门U6输出0，使76LS192停止减计数，同时与非门U7输出由0变1，与门U8输出为信号发生器V2产生的音频信号，使三极管2N2222间歇导通，发光二极管亮，蜂鸣器响，发出报警。

图11.16　时钟信号产生电路（方案一）

若在24 s内有人抢答，即X置0，U5输出由1变为0，封锁了U6的时钟信号V1，两个74LS192停止计数，七段数码管显示抢答时间；同时U7输出由0变为1，报警电路开始报警。

（3）时钟信号产生电路模块

方案一：以晶振为核心元件。电路原理图如图11.16所示。该电路产生固定的晶振频率1.5 MHz。要想得到1 Hz的时钟频率，还需要经过分频电路，即需1 500 000∶1分频。

方案二：以555定时器为核心器件。

用第9章介绍的用555设计的时钟信号产生电路如图11.17（a）和（b）所示。电路（a）的频率计算式为：

电路（b）的频率计算式为：

可见，采用555定时器组成的时钟信号产生电路的信号频率可调，功能实现比较方便。

图11.17　时钟信号产生电路（方案二）