高密度阵列型PLD的基本结构介绍

EPLD和CPLD是从PAL、GAL基础上发展起来的高密度阵列型PLD器件。它们大多采用了CMOS EPROM、E2PROM和快闪存储器等编程技术，具有高密度、高速度、低功耗等特点。目前各主要半导体公司（Xilinx、Altera、Lattice、AMD等）生产的高密度PLD产品有各自的特点，但总体结构基本相同。大多数EPLD和CPLD器件中至少包含了三种结构：可编程通用逻辑模块GLB（Generic Logic Block）、可编程I/O单元、可编程内部连线。

1）EPLD简介

EPLD（Erasable Programmable Logic Device）的基本结构与PAL、GAL相似，即由可编程的与阵列、固定的或阵列（有些EPLD的或逻辑阵列部分也引入了可编程逻辑结构）和输出逻辑宏单元（OLMC）组成。它的OLMC除了与GAL一样具有可编程的优点外，还增加了对触发器的预置数和异步置零功能，因此，EPLD的OLMC使用灵活性更大。此外，它是一种采用CMOS和UVEPROM（Ultra-Violet Erasable Programmable Read-Only Memory，可用紫外线擦除的可编程ROM）工艺制作的可编程逻辑器件，因此它还具有功耗低、噪声容限高、可靠性高、可改写、造价低、集成度高的特点，EPLD器件的集成度可达10 000门以上，比PAL和GAL器件的集成度高得多，属于高密度PLD。如图8.10所示为EPLD器件AT 22V10的电路结构。

图8.10　AT22V10的电路结构框图

2）高密度ISP-PLD简介

高密度ISP-PLD器件的集成度达10 000门/片以上，有的公司生产的高密度ISPPLD集成度已达115 800门/片。阵列型高密度ISP-PLD在电路结构上的主要特点如下：

（1）分区结构

图8.11为高密度ISP-PLD芯片isp LSP 1032的电路结构框图，它将整个芯片分成几个区，每个区有自己的通用逻辑模块（Generic Logic Block，GLB）、可编程的输出布线区（Output Routing Pool，ORP）、编程控制电路和输入/输出单元（I/O Cell，IOC）。各区之间的联系通过一个可编程的全局布线区（Global Routing Pool，GRP）来实现。这种结构的优点是每个区的阵列传输路径短，可减少传输延迟时间。这在大规模集成电路中是很重要的。

图8.11　isp LSP 1032的电路结构(www.xing528.com)

（2）通用逻辑模块（GLB）

GLB一般由可编程的与阵列、乘积项共享的或阵列和输出逻辑宏单元（OLMC）组成。

（3）可编程输入/输出单元（IOC）

输入/输出单元的电路由输入缓冲器、触发器（输入寄存器/锁存器）、三态输出缓冲器和几个可编程的数据选择器组成。

（4）可编程全局布线区（GRP）和输出布线区（ORP）结构

这些布线区都是可编程的矩阵网络，每条横线和每条纵线的交叉点是否接通受1位编程单元状态的控制。通过对ORP的编程，可以使各个分区中的任何一个GLB与一个IOC相连；而通过对GRP的编程，可以实现片内所有GLB的互相连接以及IOC与GRP的连接。

3）在系统可编程通用数字开关（isp GDS）

在系统可编程通用数字开关（In-System Programmable Generic Doptal Switch，ispGDS）用于多片ISP-PLD构成的数字系统中，通过ispGDS可以重新设置每个ISP-PLD的组态，改变它们之间的连接以及它们与外围电路（如负载电路、显示器件等）的连接。ispGDS为数字系统的设计开辟了更加广阔的天地。

下面以isp GDS22为例做简单介绍。图8.12（a）所示为其结构图，它由可编程的开关矩阵和输入/输出单元IOC组成。图8.12（b）所示为其输入/输出单元IOC的结构。IOC的工作方式受编程信号C0、C1、C2的控制。当C0为低电平时，输出三态缓冲器处于工作状态，电路工作在输出方式；数据选择器根据C1C2的编程状态从4个输入中选中一个经输出三态缓冲器送到输出端：当C1C2=11时，输出来自开关矩阵的信号；C1C2=10时，输出反相的来自开关矩阵的信号；当C1C2为01和00时，输出端被分别设置为高电平和低电平。

图8.12　在系统可编程通用数字开关ispGDS22