XINTF配置指南

时间：2023-06-24 理论教育版权反馈

【摘要】：本节主要介绍为满足特定系统要求所需配置的XINTF参数。XINTF参数配置的改变会导致访问时序的改变，因此配置XINTF参数的代码不能从XINTF区域执行。配置XINTF时，用户必须配置内部时钟XTIMCLK与SYSCLKOUT的比率关系。为降低系统噪声干扰，用户可通过向XINTCNF2寄存器的CLKOFF位写1关闭XCLKOUT的输出。用户可在XINTCNF2寄存器中配置写缓冲的深度。每个XINTF区域的时序参数都可以在XTIMING中独立配置，每个空间也可以配置成忽略XREADY或采样XREADY信号。

XINTF配置指南

本节主要介绍为满足特定系统要求所需配置的XINTF参数。参数的具体配置与28x器件的频率、XINTF的转换特性以及外部器件的时序要求有关。XINTF参数配置的改变会导致访问时序的改变，因此配置XINTF参数的代码不能从XINTF区域执行。

1.更改XINTF配置和时序寄存器的步骤

在改变XINTF配置或改变时序时，应保证没有访问XINTF区域，这些访问包括CPU流水线上的指令对XINTF访问、XINTF写缓冲器上的写访问、数据读写、预先取指令操作和DMA访问。为保证配置XINTF时没有对XINTF访问，应遵循如下步骤。

1）保证DMA没有访问XINTF。

2）按照图5-8所示过程修改XTIMING0/6/7、XBANK、XINTCNF2寄存器。

图5-8 XINTF配置流程图

2.XINTF时钟

XINTF模块用到了两个时钟：XTIMCLK和XCLKOUT，图5-9给出了这两个时钟和CPU时钟SYSCLKOUT的关系。

对XINTF区域的访问都是基于内部XINTF时钟（XTIMCLK）。配置XINTF时，用户必须配置内部时钟XTIMCLK与SYSCLKOUT的比率关系。通过配置XINTCNF2寄存器，可以将XTIMCLK频率设置成等于SYSCLKOUT或SYSCLKOUT的1/2。默认情况下，XTIMCLK为SYSCLKOUT的1/2。

对XINTF区域的访问从外部时钟输出XCLKOUT的上升沿开始，且XCLKOUT的外部输出可以关闭。通过配置XINTCNF2寄存器的CLKMODE位，可以将XCLKOUT频率设置成等于XTIMCLK或为XTIMCLK的1/2。默认情况下，XCLKOUT是XTMCLK的1/2，即SY_- SCLKOUT的1/4。为降低系统噪声干扰，用户可通过向XINTCNF2寄存器的CLKOFF位写1关闭XCLKOUT的输出。

图5-9 XTIMCLK、XCLKOUT和SYSCLKOUT之间关系

3.写缓冲器

默认情况下，写访问缓冲是被禁止的。在多数场合中，为提高XINTF的性能，用户可以使能写缓冲。在CPU不停止执行的情况下，最多可缓冲3次对XINTF的写访问。用户可在XINTCNF2寄存器中配置写缓冲的深度。

4.XINTF访问的前导、有效、结束阶段时序

XINTF是可以直接访问外部接口的存储器映射区域。任何读、写访问XINTF区域的时序可以分为三阶段：前导（Lead）、有效（Active）、结束（Trail）。对于一次访问，每阶段等待状态的XTIMCLK周期数可在相应区域的XTIMING中配置，且读访问和写访问的时序配置是独立的。另外，为方便与外部低速器件相连接，X2TIMING位可将某一特定区域的前导、有效、结束的等待周期数加倍。

在前导阶段，被访问区域的片选信号被拉低，访问的地址出现在地址总线上（XA），整个前导阶段的时间可以在XTIMING中配置（单位：XTIMCLK周期）。默认情况下，读、写访问前导阶段的时间均被设置为最大值，即6个XTIMCLK周期。

在有效阶段进行的是对外部器件的访问。对于读访问，读选通信号被拉低，数据将锁存至DSP内；对于写访问，写选通信号将被拉低，数据将送到数据总线上（XD）。若区域被配置成采样XREADY信号，则外部器件可通过控制XREADY信号来扩展有效阶段的时间，从而可以超出设置的等待状态数。对于不采样XREADY信号的写访问，整个有效阶段的时间是相应XTIMING设置的等待状态数加1个XTIMCLK周期。默认情况下，读、写访问的有效阶段等待状态数均被设置为14个XTIMCLK周期。

结束阶段是一段保持时间。在此阶段，片选信号仍然保持低电平，但读、写选通信号已变回到高电平。可在XTIMING中配置整个结束阶段的时间（单位：XTIMCLK）。默认情况下，读、写访问的结束阶段时间均被设置成最大值，即6个XTIMCLK周期。

可根据系统的要求，合理配置前导、有效、结束三个阶段的等待状态数，实现器件与XINTF的最佳连接。在选择时序参数时，要考虑下列因素：

●所要求的最小等待状态数（后文中将介绍）。

●器件手册中所描述的XINTF时序特性。

●外部器件的时序要求。

●28x器件和外部器件的附加延迟。

每个XINTF区域的时序参数都可以在XTIMING中独立配置，每个空间也可以配置成忽略XREADY或采样XREADY信号。这些功能都可以使XINTF在与存储器或外设连接时达到最佳性能。表5-20列出了XTTMING配置的参数和脉冲持续时间（以XTIMCLK为单位，用t_c（xtim）表示）之间的关系。

表5-20 XTIMCLK配置参数与脉冲持续时间关系

其中，WS代表的是使用XREADY信号时，硬件插入的等待状态数，若区域配置成忽略XREADY信号（USERADY=0），则WS=0。

（1）USEREADY=0

若XREADY信号被忽略（USEREADY=0），则必须满足LEAD：LR≥t_c（xtim），LW≥t_c（xtim）。

这就要求XTIMING的配置应满足：XRDLEAD≥1，XRDACTIVE≥0，XRDTRAIL≥0，XWRLEAD≥1，XWRACTIVE≥0，XWRTRAIL≥0，X2TIMGING为0或1。

（2）同步模式（USEREADY=1，READYMODE=0）

如果XREADY信号以同步方式采样（USEREADY=1，READYMODE=0），则必须满足如下要求（这些限制条件并未包含外部硬件等待状态数）：

●Lead：LR≥t_c（xtim），LW≥t_c（xtim）。

●Active：AR≥2×t_c（xtim），AW≥2×t_c（xtim）。

这就要求XTIMING的配置应满足：XRDLEAD≥1，XRDACTIVE≥1，XRDTRAIL≥0，XWRLEAD≥1，XWRACTIVE≥1，XWRTRAIL≥0，X2TIMGING为0或1。

（3）异步模式（USEREADY=1，READYMODE=1）

如果XREADY信号以异步方式采样（USEREADY=1，READYMODE=1），则必须满足如下要求（这些限制条件并未包含外部硬件等待状态数）：

●Lead：LR≥t_c（xtim），LW≥t_c（xtim）。(www.xing528.com)

●Active：AR≥2×t_c（xtim），AW≥2×t_c（xtim）。

●Lead+Active：LR+AR≥4×t_c（xtim），LW+AW≥4×t_c（xtim）。

表5-21和表5-22分别给出了前导、有效、结束阶段持续时间与XTIMCLK（XINTCNF2中的第16～18位）、X2TIMING（XTIMINGn中的第22位）的关系。

表5-21 前导/结束阶段访问时序与XTIMCLK、X2TIMING配置的关系

表5-22 有效阶段访问时序与XTIMCLK、X2TIMING配置的关系

5.各区域的XREADY采样

通过采样XREADY信号，外部器件可以扩展有效阶段的时间。器件上所有XINTF区域共享一个XREADY输入信号，但是每一个区域都可以独立配置是否采样XREADY信号。另外，每个区域的采样方式可以设置成同步或异步方式。

（1）同步采样

若用同步方式采样XREADY信号，则必须满足XREADY信号建立和保持应该与有效阶段结束前的一个XTIMCLK边沿对准，也就是XREADY信号应该在所设定的前导和有效时间结束的前一个XTIMCLK被采样。

（2）异步采样

若以异步方式采样XREADY信号，则必须满足XREADY信号的建立和保持应该与有效阶段结束前的倒数第三个XTIMCLK边沿对准，也就是XREADY信号应该在所设定的前导加上有效时间结束的前三个XTIMCLK被采样。

在同步和异步采样方式下，若采样XREADY信号为低电平，则有效阶段时间扩展一个XTIMCLK周期后，在下一个XTIMCLK周期对XREADY信号重新采样，一直检测到XREADY为高电平时才完成访问操作。

如果将某区域配置成采样XREADY信号，则该区域的读、写访问均采样XREADY信号。默认方式下，XINTF区域被配置成异步采样XREADY信号。当使用XREADY信号时，用户需要考虑XINTF要求的最小等待状态数。同步和异步方式采样XREADY信号时，所要求的最小等待状态数不同，这取决于如下因素：

●器件手册所描述的XINTF时序特性。

●外部器件的时序要求。

●28x器件和外部器件的附加延迟。

6.区域切换与XBANK周期配置

当访问从一区域切换至另一区域时，低速器件可能需要额外的时钟周期数来及时释放总线，以供其他器件获得访问权。区域切换功能允许用户指定某特定区域，当访问进入或跨出该区域时插入一定数量的额外时钟周期数。可在XBANK寄存器中指定区域和配置额外的周期数。用户需要选择基于XTIMCLK和XCLKOUT的延迟个数，有四种情况：

1）情况1：XTIMCLK=SYSCLKOUT。当XTIMCLK等于SYSCLKOUT时，XBANK[BCYC]配置不受限制。

2）XTIMCLK=SYSCLKOUT/2且XCLKOUT=XTIMCLK/2。这种情况下，XBANK[BCYC]不能等于4或6，其他值均为合法值。

3）XTIMCLK=SYSCLKOUT/2且XCLKOUT=XTIMCLK。

4）XTIMCLK=SYSCLKOUT/4。

在两次访问间插入延迟周期时，延迟周期插入之前访问的是某一区域，延迟周期插入之后访问的是另一区域。为正确插入延迟周期，第一个区域的全部访问时间必须比指定区域的延迟周期数大，为保证实现该条件，可设置XBANK[BCYC]的值小于第一个区域的全部访问时间。

7.区域数据总线宽度

每个XINTF区域都可以独立配置成16位或32位宽的数据总线，信号线的功能也就取决于数据宽度的配置。当XINTF区域配置成16位宽数据线时（XTIMINGx[XSIZE]=3），信号线将作为地址线的最低有效位使用（XA0），这种情况下，典型的XINTF总线连接如图5-10所示。