采用串行数据总线替代并行总线

在功能上的确要求采用最快边沿或最高数据率或频率的地方，除了直接面对传输线中的非完善因素和它们的终止问题，并选用前面所讨论的方法来正确处理它们以外没有其他捷径可走。使用传统的线终端技术（请参阅图2-5-12）会大大有助于问题的解决。但假如信号的幅值没有减半的话，在IC内部的驱动器电路本身必须内置有与传输线Z₀相匹配的上拉和下拉阻抗，并且能够输出负载所要求的全电平信号。

当然，这里也有一些可以借用的微波设计技巧。比如在一根线条上增设一个小的短截线来增加它的电感或电容（在一个特定频率上）来补偿线条阻抗的不完善。但这些技巧有它们的应用局限性。并且仅在一个相对窄的频带上起作用。

解决沿着一根线条上所出现的阻抗非连续的一般作法是通过设计使它们根本就不存在。这就是为什么当前的发展趋势是使用低电压差分信号传输技术（LVDS）的点到点的串行总线来代替多点并行总线。而该总线技术使用的就是匹配差分传输线。有文献指出，通孔穿越的平面层中的阻焊盘尺寸的增加将会降低它们的电容，从而会使它们与线阻抗Z₀匹配的较好。但这样做的代价是增加了0V平面上打孔的数量，这对EMC的性能改善来讲并不是一件好事。因此，当使用具有非常快速边沿或非常高频率的信号时，为了获得良好的SI和EMC，我们通常都会尽可能地减少沿着线条长度上通孔的数目。理想条件下，每个这样的线条的整个长度都应该布线于单一的PCB层面上。(www.xing528.com)

假如，我们的差分线的整个长度都是布线于单一层次中的带状线，并且它们的参考面又在围绕线条四周的很大面积上都完整无缺，那么，该线上的电容负载将仅可能来自相同层次上的邻近走线的线条和诸如通孔和紧固件这类贯穿PCB的金属部件。当然，仍然还会出现其他的一些问题。比如，特性阻抗以及线端头存在的通孔短截线的滤波效应，还有线条走线变化，玻璃纤维的经线和纬线和树脂富集区域所造成的影响等。

布局和叠层的精心设计以及计算机辅助设计工具的使用不仅能够降低所有上述细节的影响程度，而且还可以获得具有良好EMC的，以非常高数据率运行的串行数据互连接。