差分信号传输中失衡控制策略

为了使SI和EMC从使用差分传输线中获得最大得益，关键是要沿着它们的整个布线长度保持它们的平衡。这里所要给出的一些原则或指南摘自文献PCI Express Verification和Avoiding Dif_- ferential Pair Routing Violations的用于PCI Express部分。在平面存在缝隙或屏蔽电缆不能使用360°方式搭接来终止它的两端的场合，即便是在正负信号之间的150ps的时延（上升或下降）就能使一个差分传输线所形成的EMC性能降至就像使用的是单一的一根单端线条所获得的性能。引起差分信号时延的原因有多种。下面我们就来分别对它们加以讨论。

在图2-5-29中所示的是引起EMC性能下降的原因之一。线间的不平衡会引起差分信号的相对时序变坏。因此直接导致了CM电流的形成。这些电流必须在驱动器和负载之间的公共连接中流动。这里所指的公共连接通常就是指公共参考面。当这个公共连接在所关心的最高频率上不具有非常低阻抗时，以及在沿着它们的整个走线长度上的固有物理结构又不是非常接近差分线条（或连接器、导体）的场合，只需要150ps的时延就可以引起DM向CM的转换（反之亦然），并由此导致发射（和抗扰）问题。

图2-5-29 差分线的非同步时滞引起共模噪声电流

与一个差分信号有关联的CM电压与时延有着直接的联系。一个信号的上升/下降时间的X%的差分所导致的一个CM电压是差分信号电压的（X/2）%（请参阅文献时延的共模分析）。

有若干非平衡源可以影响到差分时延，从而造成发射和抗扰问题。这包括有：

1）线条上的非均等杂散耦合（比如，一根线条比另一根线条更为靠近PCB的边缘，或参考面上的沟槽和边缘，或较为靠近一个金属体；线条间的间距变化等）。

2）线条宽度的差异。

3）由于两根线条存在有几何长度的不同所引起的+和-信号的传播时间不同。

4）驱动器时序不对称。

5）不同的驱动器阻抗，上拉与下拉时的阻抗不同。

下面将逐个对上列各项所造成的影响进行详细讨论。这里推荐对差分时延建立预算。这个预算应包括对所有上列各项可能对EMC性能所造成的影响做出评估在内，以确保大部分的PCB不会由于上列的任何一项造成EMC问题。

倘若能够在设计中遵循本章中所提出的一些EMC原则和指南，将会使差分时延所造成的EMC问题大为减少。例如，在使用带状线时，仅在PCB的一个层面上布线，并带有延伸到远超过线条前后上下各个方面的连续完整参考面就是这些原则中的一个典型例子。但是，在完成一个完整的设计过程中，不在某个（些）问题上做出某个（或一些）折中选择是很少见的。这就要求通过使用场求解器（程序）来发现或找出对一个给定的互连接差分时延应该处在一个什么范围才不至于对EMC性能造成影响。

1.线条上的非均等杂散耦合

当差分线条通过金属体、塑料件、环氧树脂材料或玻璃件，平面上的沟槽和边缘，其他线条，安装和紧固件等类物体时，差分传输线中的两个线条与这些物体之间所产生的杂散耦合将会存在差异，并形成非均等杂散耦合。其结果是导致了差分传输线的失衡，进而引起发射的增加（因为将会有较多的有用DM信号被转换成了不希望有的CM噪声）。图2-5-30显示的就是这个问题的几个典型例子。

图2-5-30 非平衡寄生电容的一些例子

原则上，要尽可能地使差分传输线远离任何平面的边缘、沟槽或孔洞，以及任何大直径的通孔或金属件。在最理想情况下，差分传输线的两根线条与最大尺度为D的平面间的距离至少为D/10。读者可以从许多产品的应用注意事项、文章和书籍中找到用于这类布局的一些推荐距离和计算方法（例如有关讨论差分对布线中的误区及避免方法的文献）。但这里需要指出的是，大多数这些推荐所考虑的往往都是如何形成可接受的SI。而良好EMC性能的差分对平衡的形成则要困难得多。但如一开始就指出的：如果把SI的技术规范和指标制定得比所必需的更为严格一些的话，一般地说，也将会获得较好的EMC性能。

在设置连接器插针布局过程中，要尽量选用那些具有相同杂散电容和电感的插针来作为差分对的插针对。通常这意味着，这个用于差分传输线的插针对就封装外壳和其他插针而言，几何上是对称的。实际测量结果显示，在一个15路屏蔽的D型连接器中，使用设置错误的插针对布局可以造成高达20dB的发射增加。(www.xing528.com)

使用带状线布线方式可以帮助保持差分对的平衡。在两个完整平面之间的带状线性能是最好的。但前提是，在整个PCB上以（在所关心的最高频率上）至少每隔λ/10的距离使用通孔或去耦电容连接两个平面。因为这样做不仅对差分传输线的两根线条所形成的屏蔽较好，而且大大减小了外部杂散电容和互感对差分对的影响。同时，这样做还降低了安装在PCB上或邻近PCB的金属体或介质材料所引起的非平衡影响。

要尽量使差分对中的两根线条的间距保持恒定。并且在它们可能通过参考面中所存在的通孔或其他开口时不要把它们分开。同样的，在它们通过像一个BGA IC下面的通孔区域或一个密集程度很高的连接器时，也应尽可能避免它们的分离。在工程实践中，这通常意味着，要采用具有较窄的线条和间距的PCB布局。并尽量避免选用质量低劣的低成本PCB制造厂商所提供的产品。另一个办法是使用微化孔/HDI PCB技术来代替使用THP技术。关于这一点的更为详细的讨论将会在本篇第6章中进行。

2.线条宽度的差异

在PCB制造过程中所形成的线条宽度在沿其长度上的差异会引起失衡问题。造成线条宽度改变的原因是多种的。例如，铜箔蚀刻速度的不均匀或后续镀敷工艺的不稳定都会造成线条宽度在沿其长度上的不一致。当线条在PCB上所处的位置不同时，由于Gerber照相制板技术本身的固有分辨率以及它们所形成的虚拟网格本身的精度，也会造成线条宽度和间距上的不稳定。

对于单端传输线来说，由上述原因所引起的线条宽度的误差仅在线条宽度本身窄于0.13mm（5‰in（5mil））情况下才会被认为是严重的。但对差分线而言，线失衡（因此而造成DM-CM转换并引起发射）是一个十分严重的问题。为了对形成这种误差的工艺过程进行控制，很重要的一点是在PCB上分隔很远的两个或多个位置上建立采样测试点，并进行测试。更为重要的是要将这一步骤作为产品验收程序的一个组成部分，由验收部门对入库产品质量进行检查。

但要引起注意的是，上述的测试检查很可能无法查出由Gerber分辨率所引起的线条宽度误差。克服这一问题的一般做法是（在使用交织介质情况下）把所有的狭窄差分传输线与Gerber工具的数字转换仪所形成的网格之间构成20°～70°之间的交角。这样一来，任何由于数字化过程中所造成的影响都会在相当程度上沿着线条长度上以平均的方式相互抵消。

对测试样品进行差分线测试要求使用4端口矢量网络分析仪。这种矢量网络分析仪是一种必须由专业人员操作的，价格昂贵的科学测试设备。但如类似于Polar仪器公司等有关公司也生产适用于验货使用的，操作较为简单的这类测试设备。

3.+信号和-信号之间传播时间的差异

在信号布线中包括有连接器或电缆的场合，倘若一个使用FR4材料的带状线PCB线条的走线长度差异大约为20mm，或在一个连接器或电缆（取决于它们的介质）的走线长度差异大约为30～40mm时就会引起大约为150ps的时延。因此假如沿着整个线条的走线长度上，参考面或电缆屏蔽并不十分完善，而且差分线长度差异又是唯一引起信号时延的因素条件下，为了获得差分传输线传输信号具有良好EMC性能的优势，我们的目标应该是将线长差异保持在上述数据的1/10以内。但由于还有其他造成时延因素的存在，我们可能还要将线长差异缩短到上述值的1/20之内，甚至更短。

在由交织玻璃纤维-环氧树脂构成的基板上（如FR4和G-10），线条布线方式不同也会引起信号在两根线条间的传播速度v的不同。这与由于线条长度差异所造成的影响相同。将差分线的走线与玻璃纤维层的经线或纬线形成一个30°～60°之间的夹角，通常就足以‘平均掉’交织基板的影响。这个问题还会在后面的有关小节中做进一步的讨论。

4.驱动器时序的不对称性（+信号和-信号之间）

所谓的驱动器时序对称性较好意味着，+信号和-信号的开关时间更加接近于发生在相同的瞬间（同步）或者在正弦波信号的情况下，两者间具有更加小的相位差。这样就会形成较小的时延。从而降低了由此所引起的发射。

为了上述的原因，通常都会需要从器件数据手册中查找最大所允许的时延。假如无法从数据手册中找到，则必须假定并按照该指标是处于最恶劣的情况下进行设计。即便一个器件在测试台上正确的进行了测试，制造厂商仍可能会在将来的某个时间所发送的器件中所附的数据手册或应用注意事项中列出所允许的整个技术规范的允差范围。因此，除非数据手册中所列出的技术指标的最大值对一个设计来说是足够好了，否则，自然会要选择技术指标最好的器件。

例如，DC90C031 LVDS（低电压差分信号技术。有时也称为小振幅差分信号技术）4封装CMOS差分线驱动器规定了它的典型上升/下降时间为350ns以及它的典型差分时延为80ps。所允许的时延最大值则为900ps。可想而知，在使用这样一个器件时，密切关注CM电流返回通路的细节对从PCB和一个低成本的产品获得良好的EMC性能是多么的重要。

5.上拉和下拽状态时的驱动器输出阻抗差异（驱动器输出阻抗的非对称性）

由于上拉和下拽电阻的不同所造成的输出阻抗差异能够使输出的方波变成矩形波。在一个实际应用的CMOS驱动器例子中，当它处在上拉（负载）状态时，它的输出电阻为44Ω，但在它处于下拉（电阻）状态时，它的输出阻抗仅为11Ω。因为传输线的其实阻抗通常典型值为50Ω～120Ω之间，上述例子的结果是，正向上升沿的过渡传输时延将会与负向的下降过渡传输时延完全不同。结果导致原设计为方波的时钟信号却变成了矩形波。并且，由驱动器输出阻抗差异所造成的另一个不良影响是在时钟频率中出现了偶次谐波（一个纯正方波的傅里叶频谱中只有奇数谐波）。所以，由此所造成的驱动器时延不对称还会增加差分线的CM噪声发射。

此时在传输线的驱动器端增设一些串联电阻对上述问题的解决几乎没有什么帮助。例如，上述例子中，倘若在驱动器的输出上增设一个22Ω的串联电阻。虽然偶次谐波的发射应该有大约6dB的降低，然而，选用设计有内置驱动器件的，用来驱动传输线的驱动器在降低发射方面会有效的多。这类器件在上拉或下拉状态时，通常都会具有较低的阻抗（比如10Ω）。但在选用前，仍应仔细查看器件数据手册（或向制造厂商进行询问），以确定器件在上拉和下拉状态之间的最大阻抗差异。并按照该技术指标来设计器件的使用范围，以证实所选用的器件在实际的PCB中仍具有足够的工程宽余量来满足所设计的产品性能指标。此时，还应该将所有其他可能影响差分时延的因素都考虑其中。