多个去耦电容的并联使用方法

使用若干个并联去耦电容是降低它们ESL影响的一种方法。但使用这种做法来减小ESL影响，只有在去耦电容的互连接电感远小于单个去耦电容的ESL条件下才会有明显的整体效果。这是由于让多于一个的去耦电容来与IC的一个电源插针享用同一个焊盘是有困难的。所以，经常采用的是如前面图2-4-6所示的一个小面积电源平面的布局方式。从而可以让所有的并联去耦电容来分享该平面。

我们知道，当将n个去耦电容并联使用时，它们所形成的总阻抗就会降低。虽然，理论上说，它们的并联阻抗为1/n乘以单个去耦电容的阻抗，但在实际应用中的降低的程度则还取决于它们相互之间布局的位置。例如，10个具有相同ESL的去耦电容相并联，在布局合理的条件下，可获得的阻抗才会为单个去耦电容阻抗的1/10。

多个去耦电容布局的最为显见的方式就是把它们一个一个的排成一排，而且把所有它们的0V连接都设计在同一端。但这样的布局不会产生所要求的阻抗降低效果。这不仅是因为它们的电流流动是处于同一个流向，而且元件之间的如此靠近又会形成相当大的互电感。因此，这样的布局所形成的阻抗降低的整体效果不会达到1/10的水平。所以，在采用这种布局时，通常都会把元件的间距拉得开一点，以尽量降低它们间的互感，并以此达到将整体阻抗降低至最低。图2-4-10所示的就是这种布局。

图2-4-10 得益于并联电容的布局

然而，假如元器件能被设置得使得由流经它们的电流所形成的磁通相互抵消的话，那么器件也就可以被安置的相互紧靠在一起。图2-4-11所示的就是使用两个去耦电容的这种技术的一个例子。图2-4-12所示的则是当使用5个去耦电容时，如何应用这个技术的情况。但是，假如你打算使用这种技术，请留心不要侵犯Dell（戴尔）公司的专利权（专利号为6337798）。

图2-4-11 使用10个相同的10nF去耦电容并联的例子

（假定它们享用类似于图2-4-6布局中的小面积电源平面）

据称，一排用做去耦电容的X2Y®衰减器（请参阅本章4.2.10节）可以以相同走向并排紧靠在一起而不会由于它们的互感而损害它们的整体滤波效果。但这要求所有元件具有一致的和对称位置的0V通孔。

在编写本书时，就并联去耦电容的使用有两种相互矛盾的推荐：有些专家建议使用电容值完全一致的并联电容，其他的一些专家则认为使用各种不同电容值的电容较好。但有一点是一致同意的：关键是要选用具有最小ESL的去耦电容，以使去耦电容的互连接中的电感降至最低。

图2-4-11显示了使用10个一致为10nF去耦电容的效果。这里假定的前提是：它们享用与图2-4-6中所示的类似小面积电源平面的布局。而且它们的布局为最佳状况——形成的整体ESL的阻抗为1/n（请参阅图2-4-10）。(www.xing528.com)

图2-4-12 三个具有不同容量的去耦电容并联的情况

（假定它们享用类似图2-4-6布局的小面积电源平面）

使用相同类型和相同电容值的去耦电容避免了当使用具有不同SRF的去耦电容时所可能出现的并联谐振问题。图2-4-12显示了当使用三种不同值的去耦电容并联时所形成的响应曲线。这里假定了它们是处在与图2-4-11所示的相同条件下的情况。我们可以从图中看到，在一对串联谐振频率之间出现了具有高阻抗的并联谐振——这正是我们所不希望看到的。

在图2-4-12中所示的影响可以很容易地使用SPICE（一种常用的计算机模拟软件包）来模拟。使用的去耦电容模型简化为仅包括它们的电容值和ESL。由于该软件既便宜而且使用简便，许多设计工程师就是因为这个原因而往往不愿使用不同电容值的并联去耦电容。但是，在有些场合，使用若干个不同值的去耦电容所获得的整体电源总线阻抗完全有可能给出优于使用相同电容值的整体性能。其基本出发点是，分散串联谐振可以获得在一个较宽频率范围内较低的阻抗，并同时又把它们的电容值选择的足够接近，以使并联谐振不能获得非常高的阻抗。

图2-4-13中显示了这样的一个去耦电容方案。它使用了电容值从1～100nF的10个去耦电容（假定它们分别处在最佳布局位置，因此整体ESL的改善为1/n）。图中还绘制了10个相同的，电容值为10nF的电容的整体阻抗以用来作为对照。

图2-4-13还显示了这样一个事实：即使用间距和电感值都相近的去耦电容可以获得在一定频率范围内的低阻抗（在这个案例中，为低于12MHz以及从60～150MHz的频率段）。但为了换取在这两个频段的低阻抗，牺牲的是在12～60MHz频率范围的较高阻抗。在大约150MHz以上，两套并联电容的阻抗是相同的，其阻抗简单的等于10个2nH电感并联所形成的阻抗。关于使用多值去耦电容来扩展低阻抗频率范围的进一步讨论，请参阅相关文献。

当使用不同容量的多个去耦电容来为一个IC布局的去耦电容时，具有最小电容值的去耦电容应被设置在最为靠近IC的电源插针。有些技术人员常常会认为使用电容值小于1nF的电容来作为去耦电容时，几乎不会产生什么效果。但假如它们的等效串联电阻（ESR）足够低的话，图2-4-13显示在频率高于150MHz时，它们将有助于获得较低的整体阻抗。

使用NPO或COG介质的MLCC所形成的自谐振频率通常会比其他介质所形成得要高。因此，对一个给定值的电容来说，用它来作为去耦电容则具有了更大的吸引力。但是它们比X7R和Z5U瓷介具有更低的ESR。所以，往往可以用来在一个小型去耦电容封装中形成大得多的电容值。较低的ESR意味着在它们的SRF上具有较低的阻抗，但是由于较低的ESR损耗所引起的衰减的降低使得并联谐振峰值阻抗也就较高。因此，一般地说，最好避免选用COG或NPO介质而选用ESR为10mΩ或更大的去耦电容。当使用NPO或COG去耦电容时，由于它们的低ESR使得如何将它们连接到它们的IC上以获得最低可能的环路电感变成设计中非常重要的一环。这样做会帮助我们降低它们并联谐振峰值的幅度。

图2-4-13 10个不同容量的去耦电容并联使用的情况