异步计数器的使用及实现方式

一、异步二进制计数器

一个触发器有0和1两个状态，它可以表示1位的二进制数，故n位的二进制计数器可由n个触发器构成。

1.异步二进制加法计数器

按二进制编码方式进行加法运算的电路，称为二进制加法计数器，每输入一个时钟脉冲进行一次加1运算。根据二进制加法计数的规律，在每到来一个时钟脉冲CP时，状态如表5.5.1所示，表中Qn表示现态，Qn＋1表示次态，CO表示本位向高位的进位。

表5.5.1　二进制加法计数的规律

因此，二进制加法计数器要满足上述规律，触发器应当满足2个条件：

（1）每输入一个时钟脉冲CP（计数器加1，即递增1），触发器应翻转一次。

将JK触发器的输入端J、K同时接1或将D触发器的输入端D接自身的输出端，都可以构成具备翻转功能的计数型触发器，如图5.5.1所示。

（2）当低位触发器由1状态变为0状态时（此变化相当于一个下降沿），应输出一个进位信号CO使高位加1，这时高位触发器应发生翻转，即应使低位从1状态到0状态的跳变成为高位触发器CP的有效沿。

图5.5.1　接成计数型触发器的JK和D触发器

由上面的结论可以总结出构成n位异步二进制加法计数器的方法：

（1）由n个计数型触发器组成（JK和D触发器均可）；

（2）对于CP为下降沿触发有效的触发器，直接将低位的Q接到高位的CP；而对于CP为上升沿触发有效的触发器，则将低位的接到高位的CP。

图5.5.2（a）所示为用JK触发器组成的4位异步二进制加法计数器，FF0～FF3均接成计数型触发器，下降沿触发有效。

计数前，在计数脉冲的清0端上加负脉冲，使电路处于Q3Q2Q1Q0＝0000状态，计数过程中，无效。图5.5.2中，因为JK触发器的CP为下降沿触发有效，当低位触发器从1状态变为0状态时，Q由1变为0，输出一个下降沿，正好作为进位信号去触发高位触发器翻转，因此，选择低位JK触发器的Q端当作进位输出端去控制高位触发器的CP。

根据图5.5.2（a）所示的电路图可画出此计数器的工作波形如图5.5.2（b）所示，它形象地反映了计数过程。由波形图可知，每当输入脉冲CP的下降沿到达时，FF0都翻转一次。由于FF1的CP端与FF0的Q0端相连，故每当Q0产生下降沿时，FF1都翻转一次。因为FF0翻转两次，其输出端Q0才出现一次下降沿，故FF0每翻转两次FF1才翻转一次。同理，每当Q1产生下降沿时，FF2都翻转一次，即FF1每翻转两次FF2才翻转一次。每当Q2产生下降沿时，FF3都翻转一次，即FF2每翻转两次FF3才翻转一次。

图5.5.2　由JK触发器组成异步二进制加法计数器和工作波形

（a）电路图；（b）波形图

根据计数器的工作波形可列出它的计数器状态变化情况，如表5.5.2所示。

表5.5.2　异步4位二进制加法计数器状态表

续表

从表中可以看出，当输入第16个脉冲CP时，计数器又重新返回初始的0000状态，完成一次计数循环。可见，4位二进制加法计数器共有16个有效状态，故又称为1位十六进制加法计数器。从波形图可以看出，Q0、Q1、Q2、Q3端输出脉冲的频率分别为输入脉冲CP频率的1/2、1/4、1/8、1/16，故该计数器可作为2、4、8、16分频器使用。

图5.5.3所示为上升沿触发有效的D触发器组成的4位异步二进制加法计数器的逻辑电路图，因为当低位触发器Q端由1变为0时，其端从0变为1，输出一个上升沿，正好作为进位信号去触发高位触发器翻转，故将低位的输出端接高位的时钟输入端CP。图中FF0～FF3均接成计数型触发器，其工作原理请读者自行分析。

图5.5.3　由D触发器组成的异步二进制加法计数器

从上面的分析可以看出，n个触发器共有2n个状态，可以表示2n个数，故n位的二进制计数器又相当于1位的2n进制计数器。

2.异步二进制减法计数器

按二进制编码方式进行减法运算的电路，称为二进制减法计数器，每输入一个时钟脉冲进行一次减1运算。根据二进制减法计数的规律，在每到来一个时钟脉冲CP时，状态如表5.5.3所示，表中Qn表示现态，Qn＋1表示次态，BO表示本位向高位的借位。

表5.5.3　二进制减法计数的规律

因此，二进制减法计数要满足上述规律，触发器应满足2个条件：

（1）每输入一个脉冲CP（计数器减1，即递减1），触发器应翻转一次。

（2）当低位触发器由0状态变为1状态时（此变化相当于一个上升沿），应输出一个借位信号BO使高位减1，这时高位触发器应发生翻转，即应使低位从0状态到1状态的跳变成为高位触发器CP的有效沿。

由上面的结论可以总结出构成n位异步二进制减法计数器的方法：

（1）由n个计数型触发器组成（JK和D触发器均可）；

（2）对于CP为上升沿触发有效的触发器，直接将低位的Q接到高位的CP；而对于CP为下降沿触发有效的触发器，则将低位的接到高位的CP。

图5.5.4（a）所示为用JK触发器组成的4位异步二进制减法计数器，下降沿触发有效。

根据电路图5.5.4（a）画出此计数器的工作波形如图5.5.4（b）所示。由波形图可知，当第一个计数脉冲作用后，FF0最先翻转，Q0由0状态翻到1状态，同时由1变为0，产生一个下降沿，使FF1翻转，Q1由0变为1，同时由1变为0，使FF2翻转。Q2由0变为1，同时由1变为0，使FF3翻转，Q3由0变为1。这样，计数器从0000状态变成1111状态。因为计数器的0000状态要减1，必须向高位借1（等于16），减的结果为1111（等于15）。继续输入脉冲，计数器中的状态依次减1，直到第16个脉冲作用后，又返回0000的状态，完成一次计数循环。可见，4位二进制减法计数器共有16个有效状态，故又称为1位十六进制减法计数器。表5.5.4列出了这个二进制减法计数器的状态变化情况。

图5.5.4　由JK触发器组成的异步二进制减法计数器和工作波形

（a）电路图；（b）波形图

表5.5.4　异步4位二进制减法计数器状态表

续表

同理，如果采用上升沿触发有效的D触发器来构成异步二进制减法计数器，借位信号应从低位触发器的Q端引出，即将低位触发器的输出端Q接高位触发器的时钟输入CP，其具体电路和工作波形请读者自行画出。

异步二进制计数器的计数脉冲只加到最低位触发器的CP端，其他各触发器则由相邻触发器的输出端来控制，逐级触发翻转实现进位的，像波浪一样推进，故亦称为波纹计数器。

3.异步二进制计数器的级间连接规律

异步二进制计数器的级间连接十分简单，高位触发器的时钟脉冲输入端就是低位触发器的输出端。究竟应接低位的Q端还是端，取决于组成计数器的触发器是上升沿触发还是下降沿触发，以及计数器是递增计数还是递减计数。表5.5.5列出了对于递增计数和递减计数两种计数器采用不同触发沿的触发器组成计数器时计数器级间连接规律。

表5.5.5　异步二进制计数器的级间连接规律

其中CPi是第i位（高位）触发器的时钟脉冲输入端，Qi－1、是第 i－1位（低位）触发器的输出端。(www.xing528.com)

从以上分析可以看出，异步二进制计数器具有电路组成简单、连接线少等优点，但存在工作速度低、容易产生过渡干扰脉冲等缺点。

4.异步二进制计数器的集成电路

集成异步二进制计数器的基本结构可参考本节前部分所讲的电路组成，同时为了使用和扩展方便，在集成电路中还增加了一些辅助功能，现举例加以说明。

图5.5.5（a）所示为集成异步二－八－十六进制加法计数器CT74LS197的电路结构框图。由图可以看出，CT74LS197内部实际上是由两个相对独立的计数器组成，其中，CP0为二进制计数器的时钟脉冲输入端，Q0为二进制计数器的输出端；CP1为八进制计数器的时钟脉冲输入端，Q3、Q2、Q1为八进制计数器的输出端。两个计数器的输入脉冲CP均为下降沿触发有效。

图5.5.5　CT74LS197的电路结构框图、逻辑功能示意图及引脚排列图

（a）结构框图；（b）逻辑功能示意图；（c）引脚排列图

CT74LS197的功能表如表5.5.6所示。由该表可以看出它有如下功能：

表5.5.6　CT74LS197的功能表

续表

①将输入脉冲CP加在CP0端，CP1接1或0，整个集成电路相当于1位二进制计数器，Q0为该计数器的输出端。

②将输入脉冲CP加在CP1端，CP0接1或0，整个集成电路相当于3位二进制计数器，即1位八进制数器，Q1、Q2、Q3端分别输出二、四、八分频信号。

③将输入脉冲CP加在CP0端，同时将CP1与Q0相连，则构成4位二进制加法计数器，即1位十六进制数器，在Q0、Q1、Q2、Q3端分别输出二、四、八、十六分频信号。

二、异步十进制计数器

按十进制数运算规律进行计数的电路称为十进制计数器。在电路中要实现真正的十进制是不太现实的，因为在电路中很难用电平的方式将所有的十进制数表示出来，所以在数字电路中一般都是采用二进制编码方式来表示十进制数，即BCD码。故十进制计数器又称为二－十进制计数器，或BCD码计数器。在十进制计数器中，最常见的是8421BCD码计数器。

1.异步十进制加法计数器

图5.5.6所示为由JK触发器构成的8421BCD码异步十进制加法计数器。利用二进制数0000～1001形成十进制的10个有效循环状态，而1010～1111这6个状态作为无效状态。

图5.5.6　8421BCD码异步十进制加法计数器

按照异步时序逻辑电路的分析方法，首先写出其时钟方程：

同时，写出驱动方程：

将驱动方程代入特性方程得状态方程：

图5.5.7　异步十进制加法计数器的综合状态卡诺图

根据状态方程列出综合状态卡诺图如图5.5.7所示。注意：只有当每个触发器的时钟条件具备时，对应的触发器才会按状态方程变化，否则，保持原状态不变。

将综合状态卡诺图转换成状态图如图5.5.8（a）所示，根据电路结构分析得其工作波形如图5.5.8（b）所示。

图5.5.8　异步十进制加法计数器的状态图和工作波形

（a）状态图；（b）工作波形

由状态图和工作波形可以看出，该电路是一个按照8421BCD码计数的异步十进制加法计数器，具备自启动能力。

2.异步十进制计数器的集成电路

集成异步十进制计数器的型号较多，现以TTL集成电路CT74LS90说明。

如图5.5.9（a）所示为集成异步二－五－十进制加法计数器CT74LS90的电路结构框图。CT74LS90的结构与CT74LS197相类似，内部也是由两个相对独立的计数器组成，其中，CP0为二进制计数器的时钟脉冲输入端，Q0为二进制计数器的输出端；CP1为五进制计数器的时钟脉冲输入端，Q3、Q2、Q1为五进制计数器的输出端。两个计数器的输入脉冲CP均为下降沿触发有效。

如图5.5.9（b）所示为CT74LS90的逻辑功能示意图。R0A和R0B为异步清0控制端；S9A和S9B为异步置9控制端；Q0～Q3为输出端。由符号可以看出，CP端为下降沿触发有效，控制端R0A、R0B、S9A、S9B均为高电平控制有效。图5.5.9（c）为CT74LS90的引脚排列图。

图5.5.9　CT74LS90的电路结构框图、逻辑功能示意图及引脚排列图

（a）结构框图；（b）逻辑功能示意图；（c）引脚排列图

CT74LS90的功能表如表5.5.7所示。由该表可以看出它有如下功能：

表5.5.7　CT74LS90的功能表

（1）异步置9功能。

当S9＝S9A·S9B＝1时，此时无论其他输入端为何信号，计数器都将置9，即Q3Q2Q1Q0＝1001。该功能与CP无关，故为异步置9功能。

（2）异步清0功能。

当S9＝S9A·S9B＝0时，若R0＝R0A·R0B＝1，此时无论其他输入端为何信号，计数器都将清0，即Q3Q2Q1Q0＝0000。该功能也与CP无关，故为异步置0功能。

（3）计数功能。

当R0＝R0A·R0B＝0且S9＝S9A·S9B＝0时，计数器处于计数工作状态。在CP脉冲下降沿的作用下，计数情况有下面四种情况：

①将输入脉冲CP加在CP0端，CP1接1或0，整个集成电路相当于1位二进制计数器，也为二分频器，Q0为该计数器的输出端。

②将输入脉冲CP加在CP1端，CP0接1或0，整个集成电路相当于1位五进制计数器，也为五分频器，Q3Q2Q1依次为该计数器高位到低位的输出端。

③将输入脉冲CP加在CP0端，同时将CP1与Q0相连，则构成十进制计数器，也为十分频器，且按8421BCD码的规律进行加法计数，Q3Q2Q1Q0依次为该计数器高位到低位的输出端。

④如将输入脉冲CP加在CP1端，同时将CP0与Q3相连，同样构成十进制计数器，Q0Q3Q2Q1依次为该计数器高位到低位的输出端，但此时电路按5421BCD码的规律进行加法计数。

CT74LS90没有设专门的进位输出端，当需要多片CT74LS90级联时，可直接将最高位Q3的输出作为下一级的时钟输入端。