同步时序逻辑电路的设计案例

为加强理解，下面举例说明同步时序逻辑电路的设计过程。

[例5.4.1]　用JK触发器设计一个同步五进制加法计数器。

解：（1）确定触发器的个数。

因为五进制加法计数器共有5个有效状态，根据23＞5，故需要用3个JK触发器来构成。

（2）画出状态转换图。

按照五进制加法计数的规律，对每个状态进行二进制编码后的状态转换图如图5.4.1所示。

图5.4.1　[例5.4.1]的状态转换图

（3）画出状态卡诺图及输出卡诺图。

根据状态转换图可知，101、110、111为无效状态，在图中做无关项处理，有利于设计电路的简化，如图5.4.2所示。

图5.4.2　[例5.4.1]的综合状态卡诺图及输出卡诺图

（a）综合状态卡诺图；（b）输出卡诺图(www.xing528.com)

（4）化简得状态方程和输出方程。

对各状态卡诺图和输出卡诺图进行化简，得到相应的状态方程和输出方程。注意：因为本设计采用JK触发器，化简时，在要保留该保留的因子的前提下，化简为最简表达式，如图5.4.3所示。

图5.4.3　[例5.4.1]各触发器的状态卡诺图化简

（a）卡诺图化简；（b）卡诺图化简；（c）卡诺图化简

化简后得各触发器的状态方程和输出方程分别为：

（5）写出驱动方程。

将上一步得到的状态方程分别与JK触发器的特性方程比较，可得各触发器的驱动方程：

（6）检查电路能否自启动，并画出逻辑电路图。

根据状态方程卡诺图化简的圈组情况可知，3个无效状态能在CP的作用下自动进入有效循环圈，故该电路能够自启动。根据所得到的驱动方程与输出方程，画出所设计的逻辑电路如图5.4.4所示。

图5.4.4　由JK触发器构成的同步五进制加法计数器