一、逻辑符号
边沿D触发器的逻辑符号如图4.5.5所示，图中框内“∧”表示边沿触发有效，CP控制端外面无小圆圈表示在CP上升沿触发有效。
二、逻辑功能
因边沿D触发器的内部电路中有置0维持线、置1维持线及置0阻塞线、置1阻塞线的结构，故边沿D触发器又称为维持阻塞D触发器，简称维阻D触发器。它的逻辑功能与前面讨论的同步D触发器相同，其特性方程如下：
边沿D触发器的逻辑功能可表述为：在CP上升沿到来时，输出随前一瞬间的D变。
[例4.5.3] 已知边沿D触发器的输入波形如图4.5.6所示，设触发器的初始状态为0态，试画出输出端Q的波形。
图4.5.5 边沿D触发器的逻辑符号
图4.5.6 边沿D触发器的工作波形
解：当第1个CP脉冲的上升沿到来时，由于上升沿前一瞬间的输入信号D＝1，故触发器置1态，其余时间触发器保持不变。
当第2个CP脉冲的上升沿到来时，由于上升沿前一瞬间的输入信号D＝0，故触发器置0态，其余时间触发器保持不变。
当第3个CP脉冲的上升沿到来时，由于上升沿前一瞬间的输入信号D＝0，故触发器置0态，其余时间触发器保持不变。
当第4个CP脉冲的上升沿到来时，由于上升沿前一瞬间的输入信号D＝1，故触发器置1态，其余时间触发器保持不变。(www.xing528.com)
当第5个CP脉冲的上升沿到来时，由于上升沿前一瞬间的输入信号D＝0，故触发器置0态，其余时间触发器保持不变。
由上分析可知，边沿D触发器是在时钟脉冲CP的有效沿触发的，即只有在CP的有效沿到来的前一瞬间，电路才会接收D端的输入信号而改变状态，而在CP为其他值时，不管D为何值，触发器均保持不变。因在一个时钟脉冲CP周期内，只有1个有效沿，故电路最多只能翻转一次，没有空翻。
三、集成边沿D触发器CT74LS74简介
CT74LS74芯片是由两个独立的上升沿触发有效的TTL型边沿D触发器组成的，采用双列直插式14脚封装，逻辑符号如图4.5.7（a）所示。
和
端分别为触发器的直接复位端和直接置位端，用于将触发器直接置0或置1，符号中的小圆圈表示低电平控制有效。图4.5.7（b）为CT74LS74的引脚排列图。
图4.5.7 CT74LS74的逻辑符号
（a）逻辑符号；（b）引脚排列图
表4.5.2所示为CT74LS74的逻辑功能表。
表4.5.2 CT74LS74的逻辑功能表
[例4.5.4] 边沿D触发器CT74LS74的各输入波形如图4.5.8所示，设触发器的初始状态为0态，试画出对应的输出端Q的波形。
图4.5.8 具有异步输入端的边沿D触发器的工作波形
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