针对波动性的SRAM技术优化方案

位单元和读出放大器是SRAM中最重要的两个部分，也是对工艺波动最敏感的部分。对位单元，其尺寸较小是它易受工艺波动、特别是V_th波动影响的主要原因。离子注入的统计波动、穿过栅进入沟道的掺杂通道（见图11-6）、多晶和扩散的CD波动以及通过隔离氧化层的掺杂损失是V_th波动的主要诱因^[25，26]。由于影响V_th的尺寸波动，以及阈值电压的滚降特性和反向短沟（Reverse Short-Chan-nel，RSC）效应，包括窄沟效应，使得面积小于3μm²的位单元对V_th的波动特别敏感。尺寸波动是工艺波动以及工艺与版图相互作用的结果。位单元版图对这些效应有极大的影响，将在后面分析说明。随着技术的进一步发展，特征尺寸缩小到100nm以下时，这些效应将进一步加剧。同时，为了达到高速度及高密度的目的，大多数存储器都采用人工布线，因此了解在设计中如何将这些效应的影响减小到最小至关重要。另一方面，由于依靠人工设计，一个很重要的问题是确保这样的设计也能适合于未来技术节点中的尺寸缩小，从而使修改费用降到最低。

图11-5 时钟作为解码器的逻辑输入

图11-6 掺杂沟道

位单元设计中的设计问题 多晶与扩散CD以及注入波动是导致两个交叉耦合驱动器之间驱动失配的主要原因。图11-7中，M1和M3构成了其中一个驱动器，而M4和M6组成了另一个驱动器。六管位单元中的匹配晶体管对是M1/M4，M3/M6和M2/M5。为确保单端口位单元出现侵入式读取（读取/干扰）时单元的稳定性，传输（M2或M5）与下拉（M1或M4）NMOS之比必须满足一定的值（1.8～2.2）。增大比率会带来更大的代价——单元尺寸的增大。位单元设计要折衷考虑多方面因素，必须在最高成品率、最小单元尺寸之间实现最佳性能平衡。工艺波动以及版图与工艺之间的相互作用会影响器件的匹配以及关键的比率关系，如上所述，会进而导致工艺偏移窗口的裕量和容限的减小。如果在设计和版图阶段没有考虑本节描述的问题，那么设计将会存在成品率降低和性能变差的风险。

图11-7 位单元电路图

当位单元的节点电容随着工艺缩小而减小时，在存取期间激活的字线（WL）会导致位单元中由M1和M3的漏或M4与M6的漏形成的存储节点上严重的差分噪声耦合。这个噪声的起因是由于存取期间WL冲向高电平。由于位单元中的一个节点是高电平而另一个节点是低电平，并且位线（BL）被预充电到高电平，因此其中一个传输晶体管处于饱和模式而另一个处于关态。处于饱和的晶体管会将其栅电容的2/3耦合到源节点上，在这种情况下源节点是位单元的“低”存储节点。与位单元高节点连接的传输晶体管源和漏处于V_dd电平。由于WL在存取期间从低变到高，因此，对于连接到单元中高节点的传输门，栅源电压（V_gs）的初始值为负值。当WL为高电平时，这个传输晶体管的V_gs为零，这意味着晶体管仍然处于截止态。当WL由低变到高时，对截止的传输晶体管，仅有交叠电容（C_gd）耦合到其高电平节点上。因为C_gd约是2/3的栅电容的1/5，因此，低存储节点接收的耦合脉冲将比高存储节点的强。这样，由于WL耦合到低存储节点和高存储节点的耦合电容的失配，在存储节点产生了耦合差分噪声。除此之外，单元电流流入单元的低节点，也会引起低节点电位的升高。因此，只考虑静态噪声容限无法保证设计出性能稳定的单元，除非设计者可以考虑所有的动态条件，上面已经讨论了其中的一个。

与硅局部氧化隔离（LOCOS）情况相比，采用STI的晶体管，ΔW值得到了极大的改善。然而，由于位单元中使用的晶体管的宽度非常小（0.1～0.25μm），因此，即使相对较小的ΔW值在一些位单元中仍然显得很重要（10%～20%），需要予以重视，并在对位单元晶体管进行建模时需要考虑ΔW。

图11-8a所示为一个采用了基于模型的光学邻近效应修正（MOPC）后的位单元版图，而图11-8b是加工后晶圆上的位单元实际图形。如图11-8a所示，绘制的位单元版图的多边形拐角是90°的直角。然而，经过硅工艺处理后，得到的图形与版图图形不太相同。由于亚波长光刻和等离子刻蚀（RIE）造成的失真，拐角变成了圆形，如图11-8b所示。工艺处理后的失真可以通过采用适当的MOPC技术降低到最小。然而，单采用OPC并不能补偿所有的失真，特别是当光刻的发展趋势显示亚波长光学光刻误差随着工艺向下一个节点的发展而逐渐变大（见图1-5）。我们将针对不同的位单元版图，分析版图对失真水平的影响以及对设计裕量和性能的影响。通过分析可以清楚地看到，设计者们必须越来越多地通过改进版图设计将光刻和刻蚀造成失真的影响降低到最小。

图11-8 a）采用MOPC交叠绘制的位单元版图 b）刻蚀后的位单元图形

由于多晶与扩散未对准，图形失真是导致位单元波动性的另一个原因。一些位单元设计中多晶与扩散区的交叠情况如图11-9a所示的那样。这种位单元设计中，考虑到金属1形成交叉耦合互连以及多晶栅上接触点的位置，设计中采用了多晶与扩散区不对称的放置方式。由于多晶没有位于扩散区曲线的中间部位，因此对光刻中的套刻未对准非常敏感。接触孔采用如图11-9c所示的位置放置是为了使单元宽度最小。这个设计中的接触点与图11-8相比进行了翻转，在图11-8中多晶位于扩散曲线的中间部位。实际上，图11-9c中为了节省少量的面积而导致扩散曲线上方多晶栅的不对称放置是得不偿失的，因为这使得最终的设计对多晶与扩散之间的套刻未对准非常敏感。如果多晶上的接触点位置与单元中心相距较远，多晶接触将阻碍金属1交叉耦合互连，因此必须向位单元的中心移动，以避免短接到交叉耦合金属1。为此要求将多晶栅移向单元的中部，从而导致扩散区上的多晶位置不对称，如图11-9a所示。

图11-9 位单元的未对准问题

当存在套刻未对准时，例如在本例中，多晶位置相对扩散区发生右移，导致下拉NMOS管M1沟道宽度增加而晶体管M4沟道宽度则减小。对这种位单元，较好的版图设计如图11-8所示，其中多晶位于扩散区曲线的中部，可以使水平方向未对准引起的器件尺寸变化最小甚至消除。唯一的差别是多晶栅上的接触点方位被翻转了，目的是为了增大与交叉耦合M1之间的距离，这样就可以使多晶位于扩散曲线上方的对称位置。对这种设计，水平方向的未对准不会引起由扩散上方多晶不对称放置导致的严重失配问题。采用这样的设计，在完全对准的情况下，下拉晶体管可以做到沟道宽度最窄。在出现水平方向套刻未对准时，只是增加了下拉晶体管的沟道宽度从而导致单元比的增加。这也是将多晶与扩散曲线相对对称放置带来的又一个优点。与图11-9所示的扩散曲线上方多晶放置不对称的情况不同，在水平方向出现套刻未对准的情况下，这种设计实际上能改善单元的稳定性，而对于多晶与扩散曲线不对称放置的情况，单元稳定性则变差。

另一个位单元版图设计如图11-10所示，多晶栅上的接触点在垂直方向上不对称。经过工艺流程后硅片上的位单元图形如图11-10b所示，在多晶栅接触点处形成一个喇叭形状区域。由于它们与扩散边界之间的间距不对称，多晶和扩散之间垂直方向的未对准将导致器件尺寸的变化。如果多晶未对准方向是向下的，由于受多晶上喇叭形状的影响，M1管的有效沟道长度会增加，与M4相比，其驱动能力变差。与此同时，由于受接触孔四周喇叭形扩散区的影响，M2沟道宽度增加。因为M2和M4的扩散接触点不同，在发生多晶向下方未对准时，M2管扩散图形光刻后直角弧化区域更靠近多晶边界，因此导致M2和M4之间尺寸变化的不对称。这导致了双重的不良后果，即M2驱动能力增大而M1驱动能力减小。这进一步有效地减小了单元比并且引起了前面描述的匹配晶体管之间驱动能力的失配。

图11-10 不对称导致的工艺敏感性(www.xing528.com)

图11-11 a）光刻和刻蚀后形成的位单元中多晶和扩散图形 b）位单元版图

如果水平方向未对准的情况是相对扩散图形出现多晶向右偏移，由于多晶上的喇叭形状接触点进入到M2管的扩散图形，导致M2管有效沟道长度增加，使M2驱动能力变得比M5弱。因此这个设计中的晶体管的匹配对套刻未对准也是敏感的。采用相同的分析方法，可以推断，图11-11所示的设计对套刻未对准具有相似的敏感性，这是由于两条多晶栅图形光刻后直角弧化区域以及扩散图形光刻后直角弧化之间存在位置的差异。因此，这个设计对水平和垂直方向的套刻未对准都很敏感。

从工艺加工之前的版图上看不出上面分析的这些影响。但是对于位单元设计者来说，一个非常重要的问题是应该明确，在制造过程中设计将经历哪些类型的失真。只有与制造和工艺工程师的合作，物理设计者才能认识这些效应，从而对版图进行校正以避免这些效应带来的问题。我们将介绍一个位单元设计的例子，说明如何采用相关技术消除前面描述的由工艺失真引起的大部分问题。

纳米CMOS领域中将会得到更广泛发展应用的位单元设计如图11-12a所示。显影和刻蚀后硅片上的单元如图11-12c所示。在该设计中，所有的多晶均同向放置，这样更便于实现多晶CD控制、更易于进行光刻及相移掩膜（Phase-Shift Masking，PSM）、以及更好地实现工艺控制^[24]。当排列好单元后，所有的晶体管都具有相同的多晶图形，因此多晶邻近问题将被最小化。多晶邻近效应是一种新提出的由于多晶邻近的差异导致注入发生波动而引起性能退化的效应，（见图11-23b）。这个效应主要是由于邻近区域的其他晶体管的多晶栅对注入杂质的散射引起的。当晶体管的邻近情况变化时，这个效应也会变化。如图11-12a中版图所示，这个设计保证了存储器阵列中的邻近是一致的。

由于该单元不需弯曲形状的扩散图形以及由于接触点和版图对称引起的多晶图形光刻后直角弧化现象最少，因此与图11-9、图11-10和图11-11所示的设计相比，对套刻未对准将更不敏感。图11-12d显示的是一个相似的单元设计，但是其中扩散区图形还存在少量弯曲。因此，这个单元对套刻未对准引起的尺寸变化就有一些敏感性。改进的单元如图11-12a和图11-12c所示，其中所有的扩散边界都是直线。只要将传输NMOS的长度调整到一个合适的尺寸，就可以实现这一设计。实际上，为了控制纳米CMOS电路中单元的泄漏电流，也必须增加传输晶体管的长度。为了同时满足单元驱动能力的需求，可以通过增加晶体管宽度的方式来补偿长度的增加。通过适当调整传输晶体管的宽度，可以使传输晶体管与下拉晶体管NMOS宽度比是1∶1，而两个晶体管的有效β比是1.8∶1到2.2∶1之间的一个合适值，以保证单接口侵入式读出单元的稳定性。这个设计中的扩散区图形不存在弯曲的边缘，因此它是一个对光刻要求不高的设计。另外，由于扩散区的端头在阵列的末端，就不存在STI应力效应。然而，一个重要的问题是要认真处理阵列的末端以减轻阵列末端单元与包括哑元晶体管在内的阵列中心单元之间的差异。

图11-12 对工艺偏移有最大容限的结构化设计 a）版图 b）单元金属化 c）多晶和扩散 d）多晶和扩散的早期版本（SEM和版图由Treceti/Hitachi提供）

这种位单元设计中多晶的放置方式很好地遵循了纳米CMOS设计方法中关键多晶的摆放原则，使得片间多晶CD变化最小。注意，无论是多晶、扩散或金属层，其多边形特性的边缘应该尽可能的画为直线。每个层次采用规则的多边形图形都使其更容易进行光刻和工艺控制。保持结构内的图形密度均匀，将使晶体管的邻近效应也是均匀的。其他的工艺控制，如CMP，也会从均匀的图形密度中受益。未来肯定可以看到更多这样的设计。

这种单元设计还有许多其他的优点，但是它们超出了本书的范围。关于这种单元设计其他优点的详细讨论可参看参考文献[28]和[29]。

设计中光学邻近修正的表征 大多数位单元版图设计在交付掩膜制造之前，都要进行人工光学邻近修正（OPC）。这也是一次修正光学失真的机会。必须合理设置扫描器和光源波长，使修正达到最优，否则将因为过调或者调整不够造成失真。例如，对于图11-13所示的实例，多晶条端头的“榔头形”图形太大，使光刻后硅片上多晶互连呈现喇叭状。再加上接触点的喇叭状，使得多晶栅看起来像一个可乐瓶。最终使设计的单元又会对另一个方向（对于本例，是垂直方向）的光刻未对准很敏感。M1和M4的有效沟道长度与多晶到扩散的光刻对准情况密切相关。如果多晶相对于扩散上移，扩散边界进入到多晶的喇叭状端头，就会导致晶体管有效沟道长度的增加。这就减小了下拉晶体管M1和M4的驱动能力，因而减小了单元比及其静态噪声容限，导致单元的稳定性变差。因此必须给位单元进行适当的OPC，以避免对光学邻近效应修正过度或者修正不足。这可能会要求几次重复操作以达到最优补偿，做到不会因为修正过度导致端头呈现喇叭形，也不会因为修正不足导致多晶条端头过分回收。修正过度或者修正不足还会带来其他影响。对OPC的详细讨论见第3章。如果多晶互连端头回收比较厉害，由于端头覆盖不足，会引起晶体管泄漏。这种欠补偿同时引起单元的稳定性问题以及较高的待机功耗。因为OPC对位单元的性能和成品率有重要影响，通常采用人工方式并通过投片进行反复多次的精确调整。

图11-13 OPC的过度修正问题

图11-14b是一个使用了OPC的90nm位单元。在90nm，不能再简单地仅采用榔头形状进行OPC。应该关注那些复杂的可以用来适当修正光刻和刻蚀失真的OPC图形。为了使光刻和刻蚀后的晶体管有适当的沟道长度，可以适当的调整多晶线宽。为了达到适当的校准，需要反复进行并且要同时保证单元的电学参数。关键是对光刻和刻蚀进行正确的修正。可以看到沿着单元的两侧，在多晶层中有亚分辨率辅助图形（SRAF）。因为它们是亚分辨率，所以在光刻中它们不会在硅片上生成图形，但是，当多晶图形非均匀时，特别是在阵列中衬底和阱的接触点出现中断的地方，可以辅助维持光刻的均匀性。一些设计中WL条上存在间隙。这样的设计避免了大量前面所描述的缺点，特别是与多晶相对于扩散的位置关系以及不对称放置接触孔情况下带来的问题。另外，对与多晶上衬线和反衬线相连的互连端头也进行了优化，使扩散区上的多晶尽可能是直线，从而避免对套刻未对准的敏感性。为了与采用MOPC修正过的单元进行对比，所绘的单元版图如图11-14a所示。

图11-14 采用已得到良好表征的MOPC设计的位单元

a）采用90nm规则绘制的位单元 b）采用MOPC和SRAF的位单元

在纳米CMOS时代，位单元尺寸变得足够小，使得节点电容数值已降低到传统的快速提取方法本身的误差容限范围内^[23]。如果使用传统方法通过快速提取得到的网表来建立一个仿真平台进行模拟分析，则各种误差叠加在一起。因此当加工好的硅芯片从制造厂返回到我们手上进行测试时，通常会惊奇的发现当初的建模是错误的。从90nm节点开始，为了实现位单元寄生的提取，开始使用场求解工具是明智的。