时钟分布策略：最小化偏斜问题

当微处理器时钟频率增加到3GHz以上时，时钟偏斜逐渐成为决定时钟周期的重要因素，因此需要使时钟偏斜最小化，才能进一步提高工作频率。而工艺波动已成为影响时钟偏斜的重要因素^[16]。这种影响不仅体现在锁相环（PLL）设计中，而且体现在时钟网络设计中。在时钟分布网络设计中，一种减小偏斜的非常有效的方法是使用时钟网格，如AlphaEV6（21264）微处理器中就采用这一技术^[17]。不过，当芯片规模太大时，这种方法就失效了。当缩短的网格的RC时延等于或大于期望的时钟偏斜时，采用网格将不能改善偏斜；而其寄生电容将增加时钟网络的动态功耗。

随着工艺尺寸的缩小，每个芯片具有的功能也在不断增加，因此性能最高的处理器芯片的尺寸并没有随着工艺尺寸的缩小而减小；在某些情况下芯片尺寸反而增大了。虽然随着工艺尺寸的缩小，门时延在不断减小（见第1章），而互连时延却仍在增加。如果互连尺寸不随之缩小，则时延更长（见第1章，图1-7和图1-8^[19]）。因此，为了使RC时延与门时延相当，互连的长度必须越来越短（参见图1-8c）。这迫使设计者使用更密的网格以改善偏斜，获得比非网格化的时钟分布网络更好的偏斜。这最终会导致更高的时钟动态功耗。EV6处理器上的网格占用了相当多的功耗，其中时钟分布网络的总功耗约占芯片总功耗的40%。全局网格电容是2.5nF，而在包括锁存器的局部分布中，主要的网格电容是3nF和6nF^[22]。而网格本身消耗了大约芯片总功耗的19%^[17]。网格越密，功耗越高。在低功耗设计中，更倾向于采用无网格的时钟树，而不是网格化的时钟分布网络。这是因为网格化的时钟分布系统需要相对大的功耗实现较小的偏斜^[18]。

平衡H型树分布的使用正变得更加普遍，它不仅可以获得更好的功耗性能，而且可以减小网格化时钟分布的增益。正如我们看到的，在纳米CMOS时代，为了使RC时延等于门时延，要求互连的长度不断缩小。然而，H型树分布系统也受工艺波动偏斜的影响，这就要求实现负载平衡以获得小偏斜。这是因为H型树的负载电容与互连电容近乎相等。因此，H型树情况下的负载电容比时钟总电容更大。网格时钟系统中，互连电容占主导地位，因此对负载的不平衡很宽容，不要求负载平衡来保证低偏斜。

为了使工艺波动引起的偏斜最小，需要使用非最小沟长器件作为时钟驱动。这必须在面积、功耗和偏斜之间进行折衷。为此，需要理解增加halo注入晶体管沟道长度的影响，以及确定按照什么沟道长度来设置工艺才能使多晶层的特征尺寸（CD）控制最佳。所有的制造商都愿意优化最小的多晶尺寸来实现最好的CD控制。他们可能不总是成功；因此我们需要获得那些来自制造商的数据，在最低的CD变化点设定沟道长度或能提供最低CD变化的最小沟道长度。如前面描述的，尽管沟道较长的器件中绝对变化可能更大，但是以百分比表示的CD相对变化甚至比最好点更低。使用较长沟道长度的问题是增加了面积、功耗以及锁相环（PLL）所需的缓冲级数。由于电源电压和器件的变化，PLL要求的缓冲级数越多，引入的偏斜越大。

在时钟缓冲器中使用去耦电容，可以很好地抑制由翻转活动引起的电源电压降低。另外，当时钟缓冲器使用集成去耦电容时，通常围绕在缓冲器周围的，是一个由非翻转器件形成的“环形低功率区”，因此减小了时钟缓冲器周围的功率密度。这就减小了对功率分布的需求，并且当时钟缓冲器位于高功耗电路（例如执行单元）附近时，可以提供与热源之间的隔离。由于电源电压下降的幅度减小，位于芯片上“较冷”与“较热”区域的时钟缓冲器之间的温度差降低，最终的时钟设计将具有更低的偏斜。为了改善性能而将芯片上温度高的区域最小化的做法也是很好的设计方式。高功耗模块需要通过电源供电来维持边缘变化率；否则将会限制模块本身和整个芯片的性能。因此，插入去耦电容将高功耗模块分割开，不仅可以保持电源电压的完整度，而且可以减小此模块所在区域的功率密度。由于温度较高区域的缓冲器与温度较低区域的缓冲器之间的温差，当时钟缓冲器被放在温度高的区域时，会增加时钟偏斜，因此插入去耦电容将高功耗模块分割开就更加重要。

时钟缓冲器的版图需要像模拟版图一样认真对待。由于水平和垂直CD的差异，必须在芯片上以同一方向放置时钟缓冲器的版图。130nm节点中，除了掩膜本身的误差，水平和垂直方向多边形之间会有2nm的变化，并且如果有的话，对90nm节点这个值不会有明显减少。水平和垂直方向的变化是由于在水平方向边缘打开和关闭写入电子束与垂直方向存在差异。刻蚀后最终像的CD变化将进一步变差约二到三倍。不同时间在器件中进行halo注入也在水平和垂直方向引入了V_th变化。

时钟缓冲器一般非常巨大，因此将它们划分成较小的晶体管是很重要的，这样就可以减小长而窄的多晶互连电阻的波动。器件应该总是被分割为偶数个数。当晶体管被拆分时，对未对准情况就不很敏感了（见图11-4）。其他的未对准效应将在本章后面部分进行讨论。

对所有的时钟缓冲器，应该仅使用一种版图，并且应该尽可能遵守模拟版图规则（见11.2.3节中针对模拟电路波动性的策略）。可以通过使NMOS浅槽隔离（STI）应力下的迁移率衰退最小来使得器件的驱动强度最大化（见图4-4）。采用哑元晶体管可以实现这一目标，并且可以改善由多晶刻蚀器件的微负载效应、光刻效应以及多晶栅侧墙（见图11-23b）上的注入散射引起的邻近效应等带来的CD波动。(www.xing528.com)

图11-4 未对准对寄生R和C的影响（解决方法是拆分晶体管）

GHz级的芯片中，对时钟互连的屏蔽是必须的。除了提供容性屏蔽，它们也通过对时钟和其他攻击信号提供信号回路而起着感性屏蔽的作用。因为屏蔽是采用手动方式放置的，可以在掩膜数据预准备阶段采取更准确的提取，所以可以在版图数据被送到掩膜写入之前，保证结构设计的正确性。在掩膜数据预准备阶段，在金属密度低于约20%的区域进行金属填充。在增加金属填充以使时钟和屏蔽周围以及时钟布线层之上或之下的金属密度正常化后，屏蔽就将边缘电容波动的影响最小化了。遵守宽互连的间距和宽度规则，以使成品率损失以及由化学机械抛光（CMP）效应如腐蚀和凹陷（参见第2章，图2-26）等引起的电阻波动最小。此外，放置屏蔽有助于减轻由CMP效应带来的电阻波动。确保时钟线之上和之下的互连密度均匀非常重要^[21]。非均匀互连密度会导致层间介质（ILD）厚度变化，从而引起线时延变化和时钟脉冲偏斜（见图11-15）^[20]。互连密集区域的ILD（t₁）较厚而互连稀疏区域的ILD（t₂）较薄。CMP将会消除一部分但不能完全消除严重的ILD厚度变化。一些工具可以通过填充和开槽来帮助实现图形密度的规范化。还有一些工具是与布线器一起联合工作，通过改变互连的疏密来改善图形密度，但是它们不能完全解决密度问题。它们需要与金属填充一起使用来使密度规范化^[21]。

在时钟树中，铜互连会受制于由亚波长光刻、腐蚀和凹陷引起的变形，而这些改变了互连的宽度和厚度，因此改变了RC时延，引起较高的偏斜^[25]。对电路设计者而言，理解其版图设计对这些效应的影响并且与工艺工程师一起工作来确保这些新的恶化的物理效应不会严重影响各种时钟树分支的时钟分布网络互连时延，是非常重要的。对腐蚀和凹陷，使用一些较窄的互连会更有效，其效果与制造密切相关。对于其他效应，在较宽的时钟分布互连上开槽会更好。使用几条较窄互连的优点是具有更大的表面积，有利于获得更好的高频电阻率。改善程度的高低取决于频率和趋肤深度。对大多数生产线，使用几条互连形成较宽的互连还可以更好地解决腐蚀和凹陷的问题，因为互连之间介质的宽度大于槽的宽度，因此可以更好地抗腐蚀。这是结构校正方法的一部分，并且将是未来纳米CMOS时代设计的规范。

如果没有考虑由扩散和多晶图形的直角外扩效应引起的尺寸变化，就会影响时钟偏斜^[23]。如果时钟互连必须驱动更大数量的这种晶体管，特别在阵列设计中，问题将更加严重。在采用时钟控制的灵敏放大器中也会存在这一问题，其中同一条时钟线被连接到大量的相似器件上，而这可能是128个甚至是256个例化元件。画出的器件版图可能很小，但是由于扩散的图形的直角外扩效应，加工出的器件宽度会增加多达25%（增加程度与版图有关），导致从驱动器看进去的负载就随之增加（见图11-18）。为了使这个效应最小，在器件中必须尽可能不采用“哑铃”形状的扩散。较好的设计准则是器件使用最小宽度而不采用“哑铃”形状的扩散，并且对负载进行精心设计以避免工艺加工后因负载增大带来的“意外”。当我们深入到亚波长光刻时，这个问题会变得更加严重。如果使用允许的最小尺寸的晶体管的目的是缩小版图面积，无“哑铃”形状扩散的晶体管可能会占用相同或更小的版图面积，并且在波动性和驱动方面性能更好。

波动的另一个来源是晶体管被连接到时钟的方式。由于晶体管连接到时钟的方式不同，对时钟呈现的电容也就不同^[22]。通过传输管来馈送时钟（见图11-5）是一种较差的结构。而这种结构是一些高速缓冲存储器设计中普遍使用的，其目的是减小解码器NMOS堆栈的堆栈高度从而改善速度。然而，它会给时钟引入一个依赖于寻址模式的负载。如果寻址模式打开传输管M1到Mn中的任何一个，时钟将会看到一个比传输门关闭时更高的负载。时钟负载还进一步依赖于解码器N型树上的数据模式。这就产生了一个依赖于寻址模式的时钟脉冲偏斜，因此应该避免这样的设计。